对于FPGA开发的流程无外乎就三步,第一编写程序,第二仿真,第三仿真结束之后下载到板子。其中仿真是必须经历的过程,对于altera的芯片来说,通常用modelsim仿真(虽然这个软件的bug层出不出)。这一次主要介绍一下modelsim软件常见的几个问题。 1. 常有人问如何查看中间变量的的仿真结果? 有人说直接把中间变量设为一个输出端口,当然这样也可以,但是比较烦,modelsim本身就可以查看中间变量的结果,方法是在添加波形是:在sim窗口选中测试文件,右击,不要直接选add wave(这种没有中间量),应该选择add to->wave->all items in design。这样就可以查看中间变量了。 2. 仿真带有ip核的工程总出错。 大部分原因是因为你没有把支撑ip核的仿真的文件添加到工程中。对于verilog来说,要把Quartus工具安装目录下的"edasim_lib"目录中,仿真库文件220model.v和altera_mf.v;文件添加到工程中。 3. 我的测试文件,源代码都编译通过了,但是一仿真就出错,提示load error,小葱总结了以下几点(大家还可以补充) 第一, 有可能是测试文件和源文件中端口数目,类型不一致,虽然各自编译通过,但由于无法匹配所以加载错误。 第二, 如果确定端口一致后,仍然提示load error,那么就要检查一下调用的子模块是否也添加到工程中。
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