【小梅哥FPGA进阶教程】第九章基于串口猎人软件的串口示波器下

通信

4、DDS基本原理
注：本文内容摘抄自周立功编写的教材《EDA实验与实践》196~197页。
DDS(Direct Digital Synthesizer)即数字合成器，是一种新型的频率合成技术，具有相对带宽大，频率转换时间短、分辨率高和相位连续性好等优点，很容易实现频率，相位，和幅度的数控调制，广泛应用于通信领域。
DDS的基本结构图如图1所示：

图1 DDS的基本结构图
主要由相位累加器，相位调制器，正弦数据表，和D/A转换器构成，相位累加器由N位加法器与N位寄存器构成。每来一个时钟，加法器就将频率控制字，与累加寄存器输出的相位数据相加，相加的结果又反馈至累加寄存器的数据输入端，以使加法器在下一个时钟脉冲的作用下继续与频率控制字相加，这样，相位累加器在时钟作用下，不断对频率控制字进行线性相位累加。由此可以看出，在每一个时钟脉冲输入时，相位累加器便把频率控制字累加一次。相位累加器输出的数据就是合成信号的相位，相位累加器的溢出频率，就是DDS输出的信号频率，用相位累加器输出的数据，作为波形存储器的相位采样地址，这样就可以把存储在波形存储器里的波形采样值经查表找出，完成相位到幅度的转换，波形存储器的付出送到D/A转换器，由D/A转换器将数字信号转换成模拟信号输出，DDS信号流程示意图如图4.51所示。

图2 DDS信号流程示意图
由于相位累加器为N位，相当于把正弦信号在相位上的精度定义为N位，（N的取值范围一般为24~32），所以其分辨率为1/2N，若系统时钟频率为Fclk，频率控制字fword为1，则输出频率为Fout=Fclk/2N，这个频率相当于“基频”，若fword为B，则输出频率为

当系统输入时钟频率，Fclk不变时，输出信号频率由频率控制字M所决定，由上式可得：

其中B为频率字，注意B要取整，有时会有误差，在本设计中，N取32位，系统时钟频率Fclk为120兆，
选取ROM的地址（即相位累加器的输出数据）时，可以间隔选通，相位寄存器输出的位数一般取10~16位，这种截取方法称为截断式用法，以减少ROM的容量，M太大会导致ROM容量的成倍上升，而输出精度受D/A位数的限制未有很大改善，在本设计中M取12位。
以上为周立功《EDA实验与实践》一书中对DDS原理的介绍
DDS原理再解释。
上面的对DDS原理的解释，还是有部分同学反映不够直观，读完之后还是不明白DDS究竟是怎么控制频率和相位的，那么，这里小梅哥再用更加通俗的方式给大家讲解一下。
如图3，为一个完整周期的正弦信号的波形，总共有33个采样点，其中第1点和第33点的
值相同，第33点为下一个周期的起始点，因此，实际一个周期为32个采样点（1~32）。因为是在matlab中生成的，因此起始点为1，而不是我们常见的0，这里对我们理解DDS的原理没有任何影响，因此不必过多纠结。

图3 32个采样点的正弦信号波形

图4 16个采样点的正弦信号波形
我们要使用FPGA控制DAC来输出这样一个周期的正弦信号，每1ms输出一个数值。如果每个点都输出，则总共输出这一个完整的周期信号需要输出32个点，因此输出一个完整的信号需要32ms，则输出信号的频率为1000/32Hz。
假如，我们现在用这一组数据来输出一个2*（1000/32）Hz的正弦信号，因为输出信号频率为2*（1000/32）Hz，那么输出一个完整的周期的正弦波所需要的时间为32/2，即16ms，为了保证输出信号的周期为16ms，那么，我们就需要对我们的输出策略进行更改，上面输出周期为32ms的信号时，我们采用的为逐点输出的方式，以32个点来输出一个完整的正弦信号，而我们FPGA控制DAC输出信号的频率固定为1ms，因此，我们要输出周期为16ms的信号，只能输出16个点来表示一个完整的周期。我们这里选择以每隔一个点输出一个数据的方式，例如，我们可以选择输出（1、3、5、7……29、31）这些点，因为采用这些点，我们还是能够组成一个完整的周期的正弦信号，而输出时间缩短为一半，则频率提高了一倍。最终结果如上图4所示。
如果我们需要输出频率为(1/2)*（1000/32）Hz，即周期为64ms，则只需要以此组数据为基础，每2ms输出一个数据即可，例如第1ms和第2ms输出第一个点，第3ms和第4ms输出第二个点，以此类推，第63ms和第64ms输出第32个点，即可实现周期加倍，即频率减半的效果。
对于相位的调整，则更加简单，我们只需要在每个取样点的序号上加上一个偏移量，便可实现相位的控制。例如，上面默认的是第1ms时输出第一个点的数据，假如我们现在在第1ms时从第9个点开始输出，则将相位左移了90度，这就是控制相位的原理。
实现DDS输出时，将横坐标上的数据作为ROM的地址，纵坐标上的数据作为ROM的输出，那么指定不同的地址就可实现对应值的输出。而我们DDS输出控制频率和相位，归结到底就是控制ROM的地址。
了解了以上原理之后，再来设计DDS系统就很容易了，以下为DDS信号发生器的代码：
4.1 DDS_Module

5、仿真验证：
以上分部分介绍了系统的各个关键模块的设计。接下来，我们来对该设计进行仿真验证。因为该实验是基于串口的，为了实现仿真验证，这里小梅哥分别编写了一个串口发送的仿真模型（Uart_Tx_Model）和一个串口接收的仿真模型（Uart_Rx_Model）,两个仿真模型的设计都较为简单，但是我们却可以通过该模型模拟对我们的设计进行串口数据的发送和接收，并实时打印仿真模型发送的数据与接收到的数据。关于仿真模型的代码，这里只贴上代码，不做具体解释。（此贴回复超过100条我就专门开文讲解testbench的编写技巧）
以下为串口接收仿真模型的代码

以下为串口发送仿真模型的设计代码

以下为仿真顶层模块的设计

下图为系统仿真架构图：

这里，在我们提供的工程中，已经设置好了Nativelink，用户只需要在Quartus II中点击tools—run rtl simulation tool—rtl simulation即可自动调用modelsim-altera并执行仿真，因为这里完全模拟真实时序进行仿真，因此运行完整个仿真大约需要5—10分钟。
仿真完成后，结果如图所示：

其中，Rx_Byte为串口接收仿真模型接收到的数据，这里以波形的方式展示。ADC_Data为ADC采样结果，DDS_Data为DDS输出的数据最下方为按键标志和按键结果，当按下按键1时，数据通道切换为ADC的采样结果，当按下按键2时，数据通道切换为DDS的输出数据。
（如果用户在进行仿真的过程中发现仿真无法运行，在modelsim中提示错误的话，请删除simulation—>modelsim文件夹下除wave.do和mydo.do文件外的其他所有文件，然后在quartus 中重新启动仿真）
6、基于串口猎人的板级验证
这里，我们使用一款功能非常强大的串口调试软件——串口猎人来调试我们的设计。串口猎人的安装这里不做过多的讲述。首先，我们将FPGA系统的sof文件配置到fpga中，然后运行串口猎人软件，串口猎人打开后界面如下所示：

我们点击图中的动画即可让该动画消失。
接下来我们载入预先设置好的配置文件，如下图所示：

我们点击右下角的“载入”按钮，在弹出的界面中，定位到我们本实验的根目录，选择“serialhunter.ini”文件，

点击打开。
切换到高级发码选项卡，显示如下所示：

点击启动自动发码。
回到基本功能选项卡，可以看到，窗口中开始连续不断的接收到数据，如下图所示：

此时，我们切换到波形显示选项卡，可看到如下所示的效果：

表明我们已经正确的接收到了波形数据。
切换到码表选项卡，效果如下图所示：

然后，我们切换到柱状显示选项卡，效果如下所示：

然后，我们回到高级发码选项卡，将0~3组发码列表前的勾选取消，勾选上第4组，然后点击启动自动发码。此时，我们就已经将fpga系统的接收和发送波特率速率切换到了115200，如下图所示：

因为波特率不对，所以接下来接收到的数据就全部是错误的了。我们回到基本功能选项卡，将波特率切换为115200bps，如下图所示：

然后我们再回到波形显示选项卡，结果如下所示：

这时，我们再回到高级发码选项卡，取消第4组发码的勾选，勾选上第5组发码，然后点击自动发码，再回到波形显示选项卡，结果如下所示：

此时，我们的DDS输出信号频率便更改为50Hz了。其他更多指令内容，这里就不一一介绍了，欢迎各位积极探索。
7、总结
当然，这个系统的最终目标是教会大家在fpga中使用串口进行简单的数据收发，离真正的虚拟示波器还相差甚远。此串口猎人显示的波形频率并不能严格的和实际信号的频率对应上，这一点望各位悉知。也欢迎有上位机开发基础的同学来根据本系统开发独立的上位机软件。另外，在使用中，我们只需要按下按键2，就能将数据通道切换到ADC的采样结果上来，此时，给ADC的输入上给出不同的电压，在码表选项卡上就能明显的看到数值的变化，可作为电压表之用。按下按键1则切换到内部DDS通道。
另外，文档中使用的ADC型号为TCL549，我们开发套件后续配备的ADC模块已经更改为TLV1544，因此，我们在工程中使用了条件编译的方式，用户可以根据手头使用的ADC具体型号，设置编译条件即可切换ADC型号，如下图所示：

如果使用TLV1544作为实际采样器件，只需要在uart_scope.v文件的开头，将 “`define USE_TLV1544 1”这句话使能，将“`define USE_TLC549 1”这句话注释掉即可。反之亦然。

由于本系统涉及到的功能模块和代码较多，无法一一为各位讲解，希望各位能够仔细阅读代码，代码中小梅哥都做了详细的注释，希望大家通过代码，能进一步学习verilog语法，增强对系统级仿真的意识。

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