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流水线设计这一文中说:流水线的设计,就是指对延时较大的组合逻辑,插入寄存器,把较大的组合逻辑拆分成几个时钟周期来完成,以提高系统的最大时钟频率。想请教大家一下什么是系统的最大时钟频率呢?
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2个回答
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就是你fpga能跑到的最高时钟频率,一个设计你用50M时钟好使,你把时钟换成200M就不一定好使了!!!这时候就要考虑在组合电路中插入寄存器了!!!减少组合电路长度,提高系统能支持的最大频率!
最佳答案
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也不是太了解 学习一下经验
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