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1.DocNav软件，里面包含了很多的设计文档，当我们画PCB了解结构的时候，可以点击这个，但是加载慢的多，可以采用迅雷下载。 
2.Vivado的设计流程图 a) Design Checkpoint i. dcp文件的生成，数据生成的库文件 ii. 把不同的文件输入，放在不同的文件夹里面 iii. Xdc，约束文件的生成 3.各种文件存放在不同的文件夹里面 a) 创建一个新的工程-->RTL代码的文件夹 b) 芯片的选型 c) 打开的界面里面基本的设计流程都在软件的侧面 d) 把相应的文件夹添加到工程里面，下面的打勾的要选择两个选项 e) 加入相应的IP核文件 f) 加入相应的约束文件XDC g) 再加入相应的仿真文件，下面的打勾的选项也需要勾选 4.文件添加完毕，下面开始运行综合 a) 先会对用到的IP进行综合 i. 打开综合后的网标文件RTL，进行分析
ii. 打开实现，直接运行，在log窗口中会显示相应的进程 iii. 可以生成bit文件，在顶部会有相应的进度显示 iv. 完成后可以查看报告 v. 所有的操作其实都可以用TCL脚本的方式来运行 5.IP的设计流程 a) 基于IP的设计流程 i. Xci dcp xdc 三个文件 ii. 仿真文件 iii. 实例化的模板 verilog - veo dcp v iv. 创建一个以IP为顶层的工程 v. 采用manage的IP方式创建的工程 vi. IP锁定，不进行更新 vii. Add_files import_IP的方式加入IP viii. 每个IP都有自己独立的文件夹 ix. 可以选择dcp文件，也可以选择xci文件 1. 两种命令加入不同的后缀的IP文件 a) Add or create design sources i. Add .dcp to the project b) Add existing ip i. Add .xci to the project b) 管理IP的设计 c) 创建自己的IP 6.是否生成dcp文件，还是生成相应的RTL代码 a) 生成的约束和自己定义的约束之间的优先级 很多IP核都有例程，我们可以选择这个IP，并且打开例子工程
7.演示如何在设计中使用IP a) 点击右边Project manager里面的IP catalog会弹出一个界面，里面是很多的IP核 i.
ii. 双击FIFO generator iii.
iv. 可以看到这样的界面，最上方是对IP的命名 1. 里面有好几个可以设置的地方，需要自己摸索 2. 点击是否生成DCP文件 3. 对IP进行综合，综合完毕之后查看 4. dcp文件到底是一个什么样的作用啊，不懂 5. 要对IP进行实例化，在自己的设计当中 6. 可以使用他生成的实例化的模板，拷贝到顶层的设计当中 a) 并且把相应的管脚改成自己的管脚 b) 可以看到生成IP时候产生了很多的XDC文件 c) 也可以使用TCL命令来生成 d) 可以观察XDC约束实现的顺序，以及他们到底什么时候被使用 i. 以及到底什么时候文件被使用 8.点击IP source，可以对自己设计中的IP核文件进行进一步的设置 a)
b) 运行综合，IP核和自己的设计作为一个整体进行设计 i. 可以观察自己的IP，是否升级到最新的版本 9.生成自己的IP文件 a) 打开vivado i. 这个图标
ii. 选择目标芯片 10.添加IP核到自己工程的方式 a) 并且把dcp拷贝到当前的工程目录下面 b) 采用manage IP的设计流程 11.把自己的代码封装成一个IP，初学xilinx的FPGA设计，好多东西都没有概念，真是一头雾水，比起Altera的开发环境，这个vivado真的是困难太多了，而且软件中出现的大量的专业英文单词，又成为了学习的一大障碍 多发帖，督促自己每一天的学习，争取早日拿下Xilinx + Vivado. 
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