读取verilog内存的时候为什么a<=memo[1]仿真的时候可以读出来，a<=memo[i]一个变量就不行（看图），求解答！

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问答对人有帮助，内容完整，我也想知道答案 0 0 $MLMO)YSE8`Y_FA]2GSP}1O.png (17.24 KB, 下载次数: 9) BOQ}L$B%[V}KDRH54OS@`RW.png (28.28 KB, 下载次数: 10) R6NNX0PMURFQ7U~~CBI1YZF.png (26.99 KB, 下载次数: 6) VL0AIFBN1$8[D22~$00}X(7.png (18.9 KB, 下载次数: 6) 已退回10积分
2016-3-4 11:09:31　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 梅雪松该类别下有 1 个回答。邀请回答吴绍锋该类别下有 1 个回答。邀请回答举报吴绍锋相关推荐 • 用AD7685来做模拟信号采样，无论哪种时序读出来的不是全0就是全F是为什么？ 300 • 串口通信时，噪声仪的数据读取不出来 4328 • AD7656数据采集的时候相差一位 2912 • AD7490的时序怎样设置才能正常读出来 3506 • 大神帮帮忙，ov7670+fifo读图像出来不对，多谢了！ 9959 • STM32读取AD7685无论哪种时序读出来不是全0就是全F 4962 • 全仿真报错，求解 2867 • 为什么MDK JTRACE功能用硬仿真的时候就不能使用了？ 841 • SD卡操作，写了其他数据进去，但是每次读出来都是0x09是怎么回事 4455 • 用CS5460A如何测电能和功率? 3070 1个回答

答案对人有帮助，有参考价值 0 已解决，语法问题，语法说，对存储器进行地址索引的表达式必须是常数表达式。然后我用case语句来读取memo的值，如下 case(i) 22'd0 : a = memo[0]; 22'd1 : a = memo[1]; ........ endcase 最后自己写的模块仿真得到了预期的效果

2016-3-5 11:14:34 评论举报吴绍锋