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module Verilog1(clk,rst,en,dout);
input clk,en,rst; output [31:0] dout; reg [31:0] Q1; assign dout=Q1; always @(posedge clk or negedge rst) begin if(!rst) Q1<=0; else if(en) begin if(Q1==32`hffffffff)Q1<=32`h00000000; else Q1<=Q1+1`b1;end end endmodule 
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同问，我用ISim做功能仿真时没出现这样的问题呀，不过最好还是这样写，把 begin
if(Q1==32'hffffffff) Q1<=32'h00000000; else Q1 <= Q1 + 1'b1; end 改写成： begin if(Q1 < 32'hffffffff) Q1 <= Q1 + 1'b1; else Q1 <= 32'b0; |
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2015-9-11 11:45:09
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我也赞同楼上的写法，因为你只写if(Q1==32'hffffffff) Q1<=32'h00000000;没有包含Q1 > 32'hffffffff情况
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2015-9-11 22:05:36
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