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3个回答
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我对verilog不是太在行哈，之前也没有看到过楼主这种程序写法
根据软件编译报错提示：eeprom文件的129行，always程序块写法存在问题…… 一般应该写作 always@(posedge clk or posedge rst) begin （code） end 这种形式吧 |
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当然是语法问题
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不要这样写，@（事件）这个语句应该不可以综合，写testbench时可以用，你这里用一个case语句就可以,例如：
always@（posedge clk） begin num<=num+1; case(num) 0:data[7]=sda; 1:data[6]=sda; end num到8了清0，这个用if语句就可以 |
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2015-9-1 22:19:49
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