完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
3544
|
|
|
相关推荐
3个回答
|
|
|
我对verilog不是太在行哈，之前也没有看到过楼主这种程序写法
根据软件编译报错提示：eeprom文件的129行，always程序块写法存在问题…… 一般应该写作 always@(posedge clk or posedge rst) begin （code） end 这种形式吧 |
|
|
|
|
|
当然是语法问题
|
|
|
|
|
|
不要这样写，@（事件）这个语句应该不可以综合，写testbench时可以用，你这里用一个case语句就可以,例如：
always@（posedge clk） begin num<=num+1; case(num) 0:data[7]=sda; 1:data[6]=sda; end num到8了清0，这个用if语句就可以 |
|
|
2015-9-1 22:19:49
评论
|
|
你正在撰写答案
如果你是对答案或其他答案精选点评或询问，请使用“评论”功能。
1851 浏览 1 评论
1590 浏览 0 评论
矩阵4x4个按键，如何把识别结果按编号01-16（十进制）显示在两个七段数码管上？
1810 浏览 0 评论
968 浏览 0 评论
2586 浏览 0 评论
1596 浏览 41 评论
5819 浏览 113 评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
淘帖
2892
