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3天内不再提示
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一个按照书上写的，一个自己写的都有错，找不出原因来，求助，谢谢啦 
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8个回答
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如果第一个图片上面的程序是书上的 第二个是你的程序的话 首先，在module后面你没有添加端口定义 ，其次，你的中间程序中国，没有添加I/O说明 就是input output
每个verilog程序包括四个主要部分：端口定义、I/O说明、内部信号声明、功能定义 |
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2013-7-11 11:20:27
评论
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抬眼一看，你第一张图就错了
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好好看看基础语法书吧 再接再厉
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input 不能定义成 reg
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仔细看错误提示~~
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你的输入和输出都没有定义长度，而reg又定义了长度
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淘帖
2266
第一个程序难道是看书不认真？
