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系统主要就是2个网口，RGMII接口，跑100M，所以时钟和信号都是25M，但是FPGA内部时钟是125M。 做RE测试的时候，发现125M的3/5/7次谐波超标。。。 已经改过网口的时钟幅度，能小一点点，但还是超。 调整RGMII phy tx方向的串联电阻，无效或更糟。 请高手赐招！！ 
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10个回答
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你好 做EMC出现问题，首先不要盲目的去整改，特别是直接就该时钟频率。整个电路使用的频率都没超过200M，超的位置全在350M—1G间，就不要考虑时钟频率了。具体我也不好说，首先电路设计是一方面，还有就是电源（是否是开关电源），最好说一下是什么产品，这样会更好判断一下。
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电路中是否使用了125MHz时钟？目前看这个波形，电源的可能性不大。
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目前看很有可能是125MHZ时钟的奇数次谐波，可以参考。
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时钟线始端加CR滤波。FPGA驱动电流改小。绝对能过。
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看超的应该是125M时钟，你们是用FPGA模拟的RGMII吗
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PCB上需要处理
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2019-4-16 10:32:21
评论
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FPGA的电源脚的电容看下，是否靠近IC， layout可以发出来看下
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高频通过屏蔽处理较好
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可以从接口或者pcb布局两种方法上整改。
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只有小组成员才能发言，加入小组>>
4232个成员聚集在这个小组
加入小组17626.6标准中关于CDN的疑问？以及实际钳注入测试中是否需要对AE和EUT同时接CDN？
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