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各位大神,我在学习verilog的过程中遇到一个问题,如图中代码,后面3个@(...)是什么意思?有什么作用?为什么我用Xilinx的综合工具不能综合?请大神们指教!(真诚脸 |
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9个回答
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以它的本意看是,@(posedge clk)代表clk的上升沿。例题中,不是要求4个连续样值的和吗?加上always中的一个(此时为四个连续样值中第一个),接下来的三个@(posedge clk)分别是紧接的连续三个样值求和。
最佳答案
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大神门,不要只查看,不回复呀
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这是仿真用的,不是用来综合的,可综合的格式就那么几个
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disable语句可以综合?
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对呀,那些disable不能综合,不过综合的时候报错在@上面,我还想知道那下面几个@什么意思? |
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LQVSHQ 发表于 2017-8-15 15:02 谢谢! |
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LQVSHQ 发表于 2017-8-14 12:06 能麻烦您看一下我的另一个帖子里的问题吗?就是Xilinx综合后的RTL图如何跟HDL代码对应起来的问题。 |
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不错,很好的经验分享,辛苦麻烦了,欠缺这方面的资料,非常感谢。
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