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想测试一下vivado里IP核的clock wizard模块，模式为输入时钟为50M，输出为25M。仿真波形如图所示：有一个问题不明白，就是为什么输出时钟在前面较长一段时间始终输出低电平且存在毛刺。以下是我的仿真代码：
module phase_shift_simu; reg clk_in; reg rst; wire clk_out; phase_shift phase_shift_simu( .clk_in(clk_in), .rst(rst), .clk_out(clk_out) ); initial begin clk_in = 0; rst = 0; #300; rst = 1; end always #10 clk_in = ~clk_in; endmodule 
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7个回答
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这个你要看一下锁相环的原理了，好3个部分组成，什么什么和什么。。。。。忘了！
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所以说，这个是正常的，或者说原理就是这样的，而不是我代码的问题或是其他什么？ |
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不是，你又改不了ipcore的代码，一般ipcore不会出错的，pll你只要保证工作时lock上了并且稳定就没问题
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我是指仿真代码啊 |
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没问题啊！不过一般pll都有一个lock信号，仿真的时候也能看到lock一直为高！！！
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你的仿真代码里也没例化clock wizard模块啊
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2017-7-4 17:05:56
评论
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