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[经验]

FPGA/CPLD 数字电路设计经验和一些设计方法

2012-2-2 15:40:10

15689

1

在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，
对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解 RTL 电路时序模型的
基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采
用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水
平。
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157 条评论

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Sand_....... 2012-2-7 09:28:15

学习中，要多看看

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yuhonglong 2012-2-7 09:58:46

经验很重要

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李玲枫 2012-2-8 10:58:05

看看

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xiaoxiaochong 2012-2-8 20:40:00

看看

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mudulsl 2012-2-10 23:19:05

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eleki 2012-2-10 23:55:08

正在做FPGA，学习学习

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杨彬 2012-2-12 18:09:04

great

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刘波 2012-2-12 19:14:07

看看

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刘彦敏 2012-2-13 10:16:56

看看，谢谢

1赞回复

深秋十月 2012-2-14 10:33:33

{:soso_e131:}看看

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0312009409 2012-2-19 10:04:54

不错啊{:soso_e100:}

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renjie2010 2012-2-23 23:31:25

学习

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kyl2005 2012-2-27 19:43:55

时序设计! 看看!!

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建恒 2012-2-27 20:02:26

学习学习

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399221 2012-2-28 17:13:33

看看表示吃啊啊

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李罡 2012-4-13 00:11:23

谢谢了先。。。

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陈山 2012-4-13 00:25:32

学习学习

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haierba 2012-4-14 18:15:38

向高手学习

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李罡 2012-4-16 01:34:10

好像看过了

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