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我输入125兆时钟给FPGA,经过FPGA内部的PLL产生300兆的时钟给FPGA内部的DDR3控制硬核,但是现在发现对外部ddr3的读写数据不稳定。请问各位专家,ddr3的时钟频率稳定度需要多少PPM以内?对输入时钟的jitter有要求吗?
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2个回答
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自己顶一下,希望得到大家的帮助。
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再自己顶一下,希望得到大家的回复。
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