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710523

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主题 1 回帖 19

献给电子类的大学生---一点心得（转载）
2012-7-20 23:44

diangongshi

"楼主说的很好啊！"
我的FPGA调试记录
2012-7-19 21:22

emmyundf
710523 710523

"Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'. 解决：把它们设置成三态高阻"
我的FPGA调试记录
2012-7-19 21:18

emmyundf
710523 710523

"有人发现了WARNING： module Tube( CLK, RST_N, DATA, SEL ); input CLK; ..."
数码管小程序有小问题，哪位大神帮帮我这个新手
2012-7-19 21:12

czw07714
海南大学

"czw07714 发表于 2012-7-19 11:14 可不可以说详细点呢？代码风格怎么才算完整，哪里出现竞争现象，我刚学，看不出来噢 ... 我也是刚学，难得看到有人进度差不多。而且关注WARNING这种细节，楼主很精致啊。 ..."
数码管小程序有小问题，哪位大神帮帮我这个新手
2012-7-19 21:09

czw07714
海南大学

"现在电脑理解出的电路就成这个样子了，和之前的很不一样，一个输入，不会有竞争"
数码管小程序有小问题，哪位大神帮帮我这个新手
2012-7-19 21:04

czw07714
海南大学

"把一句代码挪一下，写成这样就不会有WARNING，只写；综合器不知道写完整了"
数码管小程序有小问题，哪位大神帮帮我这个新手
2012-7-19 20:39

czw07714
海南大学

"综合的时候理解成了这样的电路"
我的FPGA调试记录
2012-7-19 16:51

emmyundf
710523 710523

"You have more than one JTAG cable available so you must use the --cable option to choose between them (or open the "Run/Run" or "Run/Debug" dialog and go to the "Target Connection" tab). No --cable op ..."
我的FPGA调试记录
2012-7-19 16:49

emmyundf
710523 710523

"Error (10206): Verilog HDL Module Declaration error at test_light.v(2): top module port "light" is not found in the port list。解决：top module需要加上port list。"
【FPGA设计实例】基于FPGA的数字示波器设计
2012-7-18 22:42

dofan

"很有趣的样子"
数码管小程序有小问题，哪位大神帮帮我这个新手
2012-7-18 22:33

czw07714
海南大学

"我也是刚学的新手，感觉代码风格不完整，出现竞争现象，容易不稳定，但是数码管显示可以稳定，因为小于1Ns的不稳定肉眼不察觉，不知猜测对不对"
FPGA 边沿误触发问题
2012-7-18 22:23

lstcspring
硬件工程师

"好奇怪，以前看见过一个，只能用SWITCH/KEY中间的一个，用另一种按钮会出错，不知道是不是楼主的情况"
【设计进展】FPGA温控风扇进程贴
2012-7-17 22:38

caoLCKING
yufeng

"楼主代码风格好舒服，很精细"
怎么把模拟信号通过USB转换输出到电脑上？
2012-7-13 23:22

1653427230.399700
物资学院

"在尝试类似的事，AD芯片模拟转并口，不知道能不能成啊"
FPGA工程师面试试题
2012-7-13 23:13

assingle
jf

"好东西，基本功很重要，才知道一小部分啊"