我的FPGA调试记录

Error (10206): Verilog HDL Module Declaration error at test_light.v(2): top module port "light" is not found in the port list。
解决：top module需要加上port list。

You have more than one JTAG cable available so you must use the --cable option
to choose between them (or open the "Run/Run" or "Run/Debug" dialog and go to
the "Target Connection" tab).
No --cable option was provided (or you selected Automatic)
解决：有多个Target Connection：需要指定其中的USB-BLASTER[USB]

有人发现了WARNING：
module Tube(
  CLK,
  RST_N,
  DATA,
  SEL
  );
input CLK;                    
input RST_N;
output [7:0]DATA;                    
output [7:0]SEL;             //数码管公共端
reg [7:0]DATA_R;
reg [23:0]TIME_CNT;
reg [3:0]NUM;
//------------------------------------------------------
//计时 TIME_CNT
always @( posedge CLK or negedge RST_N) begin
if(!RST_N) TIME_CNT <= 24'B0;
else TIME_CNT <= TIME_CNT + 1'B1;
end
//-------------------------------------------------------------
//每2的24次方时钟周期，数字+1
always @( posedge CLK or negedge RST_N) begin
if(!RST_N) NUM <= 4'h0;
else if(TIME_CNT == 24'hFF_FFFF)  NUM <= (NUM == 9)? 4'H0 : NUM + 4'B1;
end
//----------------------------------------------------------
parameter   num_0 = 8'b1100_0000,
   num_1 = 8'b1111_1001,
   num_2 = 8'b1010_0100,
   num_3 = 8'b1011_0000,
   num_4 = 8'b1001_1001,
   num_5 = 8'b1001_0010,
   num_6 = 8'b1000_0010,
   num_7 = 8'b1111_1000,
   num_8 = 8'b1000_0000,
   num_9 = 8'b1001_0000;
//------------------------------------------------------------------
always @(NUM)begin
case(NUM)
0 : DATA_R = num_0;
1 : DATA_R = num_1;
2 : DATA_R = num_2;
3 : DATA_R = num_3;
4 : DATA_R = num_4;
5 : DATA_R = num_5;
6 : DATA_R = num_6;
7 : DATA_R = num_7;
8 : DATA_R = num_8;
9 : DATA_R = num_9;
default : ;
endcase
end
//---------------------------------------------------------------------
assign DATA = DATA_R;
assign SEL = 8'b1111_0001;
endmodule


仿真成功，下载到板上也没问题。但有个警告
Warning (10240): Verilog HDL Always Construct warning at Tube.v(46): inferring latch(es) for variable "DATA_R", which holds its previous value in one or more paths through the always construct
Warning: Latch DATA_R[0] has unsafe behavior
Warning: Ports D and ENA on the latch are fed by the same signal NUM[1]...............................

想知道怎样才没有这警告。。。。



分析WARNING，猜测感觉代码风格不完整，出现竞争现象，容易不稳定，但是数码管显示可以稳定，因为小于1Ns的不稳定肉眼不察觉；

改代码为：
//9 : DATA_R = num_9;
default :  DATA_R = num_9;

Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'.
解决：把它们设置成三态高阻

好吧  这是在自己水吗、、、

楼主很久没记录了咯   

学习了，谢谢分享，呵呵!!!

顶顶顶顶顶顶顶顶顶顶

沙发: 在test_light.v文件中, 输入输出端口没有端口light,但内部定义了一个端口为light的信号.
板凳: 下载器选择问题
马扎: 响应的模块将会生成一个组合逻辑, 而不完整的状态输出将会产生latch. 使得系统提示不稳定.所以只是一个warning.
地板: 因为一些不用管脚，不设定就会导致它输出未知，所以要使得外界输入输出对芯片无影响，可以把它们设定为3态。

谢谢分享                           

这是LZ在告诉我们他的解决方法，当然，你要有好的方法也能上传呀！呵呵……

好LZ，学习了，遇到同样问题！

请问下怎么指定其中的USB-BLASTER[USB]啊？。。