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chenchu0910
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他的提问 2 他的回答 26 去回答
  • 回答了问题 2014-11-20 18:59

    这个是QUARTUS II 软件的问题吗？？

    duckness
    北京
    那可能是你安装包有问题了，那么老的安装包了。。。还有可能就是你计算机是多少位？64？那么老的软件可能是32位，兼容性问题
  • 回答了问题 2014-11-19 18:20

    这个是QUARTUS II 软件的问题吗？？

    duckness
    北京
    卸载重新安装吧
  • 回答了问题 2014-11-17 14:28

    寄存器reg延迟问题

    阿兮
    QNOSO
    用的是上升沿有效，你看clk信号是多久一个上升沿，而clk_2是多久一个上升沿，周期clk = 两倍的clk_2
  • 回答了问题 2014-11-17 14:19

    感觉很迷茫，求指点。。。。。。

    笨笨小男生
    南阳师范学院
    如果你是初学者，我们建议你从典型电路学起，主要讲述触发器、锁存器、多路选择器、解码器、编码器、饱和/非饱和计数器、FSM等常用基本电路的设计。 如果你已经非常熟悉电路设计，建议你从常用电路设计学起， （CRC ...
  • 回答了问题 2014-11-14 16:39

    寄存器reg延迟问题

    阿兮
    QNOSO
    看我画的图，帮助你理解
  • 回答了问题 2014-11-11 13:25

    上电FPGA烧掉，求指教

    xiewei638
    无
    纠正一下，是FPGA。一句话错两次。 开发板调试：最有效的方法--用一个跑马灯程序试试，如果开发板上灯正常闪烁，说明芯片没有坏；否则可以扔掉了。 代码调试：那么写一个测试代码，查看波形，选择波形异常点，对照 ...
  • 回答了问题 2014-11-11 13:16

    Veriog中关于if else语句的问题，大神求救！！！！！

    浅木
    嵌入式软件工程师 湖北师范学院
    你用的clk是50MHz吧？那么快的频率，一直在做，人眼分辨不出来，建议你分频后再试试（粗略的看了一下）
  • 回答了问题 2014-11-11 13:08

    使用modelsim进行仿真出错

    刘勇
    研究生 燕山大学
    1、这个sos_generator_vlg_tst是你写的一个文件吗？是否格式正确，或后缀名错误了吧 2、是否修改了设计文件，没有编译就仿真了？ 3、测试文件出错了，可能在42行左右。 希望可以对你有帮助 ...
  • 回答了问题 2014-11-11 13:03

    verilog 不同的module之间信号连不上

    liujinbonpu
    惠普
    1、模块调用时没有写对调用声明，比如没有写好模块的名称或reg/wire 类型； 2、关联方式错误，常用的有：位置关联合引脚关联。位置关联一点要顺序一致；引脚关联要注意格式，是被调用模块的引脚后面加（）； 3、时序 ...
  • 回答了问题 2014-6-7 20:14

    车载蓝牙电路中芯片NBM2XA-XX

    chenchu0910
    谢谢啦。。。去瞅瞅。。。很有用的
  • 回答了问题 2014-6-5 15:55

    类似于总线结构连接各模块怎么样仿真呢

    dzh12138
    上海工程技术大学
    可以仿真的，类似于总线结构连接各模块
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