hongdadianyuan的专栏_电子工程师 - 电子技术论坛

hongdadianyuan

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pipeline高端玩法—看下FlushNext的用法
2023-10-8 10:13

在Stage里，有关flushNext提供的API有...

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来看看Pipeline中的flush操作
2023-9-24 14:17

在Stage中，对于Flush有提供这两个函数。...

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一键获取逻辑设计中的所有跨时钟路径
2023-9-15 14:06

之前在玩FPGA时，对于一个系统工程，当逻辑电路设计完成之后，一般会先拿给Vivado/Quartus先去跑一般综合，然后去获取所有的跨时钟路径，在ASIC里，基本也是拿EDA工具去分析获取。今儿个搞个小demo，看在S...

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怎样使用SpinalHDL Pipeline组件里的resulting及overloaded？
2023-9-11 09:47

关于stageableToData，在之前的文章中已有介绍，今天来看下stageableOverloadedToData以及stageableResultingToData的作用。...

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看下Stage中关于terminal的作用
2023-9-2 14:15

看完了前面的系列，对于Stageable、StageableKey是如何起作用的应该有一定的了解。今天再来看下Stage中关于terminal的作用...

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连线对不对，仿真靠边站，让代码自己做
2023-8-26 15:55

这里test2里面定义了10个StreamFifo，所有fifo的pop.valid通过或的形式连接到io.data0上。然后在test1里例化了test2和10个StreamFifo，将10个StreamFifo的po...

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pipeline高端玩法之Stage里的隐式转换
2023-8-19 10:45

Scala里面的隐式转换的好处是灵活，坏处就是太灵活。...

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一览pipeline中所出现的五个基本要素
2023-8-12 11:24

stageable、StageableKey是最整个pipeline中的基本数据类型元素...

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SpinalHDL里pipeline的设计思路
2023-8-12 11:22

如果你曾看过VexRSICV的设计，对于从事逻辑设计的你会惊讶从未想过逻辑设计还能这么来做。...

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一个简单的pipeline是如何构建起来的？
2023-8-12 11:18

书接上文，一个最简单的流水线例子，这里对data_in打两拍做输出...

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SpinalHDL Simulation性能提升测试
2023-8-6 17:10

昨晚看SpinalHDL的Issues，其中有一个关于性能提升的case 吸引到了我，尝试实验到深夜，测试下在SpinalHDL以及cocotb下的性能优化手段。...

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Verilog代码封装后门访问
2023-7-15 10:22

关于仿真里的后门访问，之前的文章《三分钟教会你SpinalHDL仿真中的后门读写》中有做过介绍，其针对的都是针对以SpinalHDL中的代码进行的后门访问。今天来看看当封装了Verilog BlackBox时，在Spin...

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机器越多越新越好？实测Calibre任务性能曲线
2023-7-13 15:43

版图文件很大，需要处理的数据量非常大，但本身的逻辑判断并不复杂，所以通常不刚需高主频机型，但要求多核、大内存的机器。CPU与内存的比例通常能达到1:4或1:8，极端情况下这个比例会更高，2T或4T的超大型内存机器都有可能...

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扒一扒PCIe中的Flow Control
2023-7-3 09:20

在处理TLP报文时，根据Fmt字段以及Type字段可以将TLP报文分为二十多种，当TLP报文送至数据链路层时，数据链路层在进行流量控制处理时则不会考虑这么多种情况。数据链路层里面的Flow Control，则会将报文分为...

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PCIe链路层里的ACK/NAK介绍
2023-6-25 10:31

✎ 编者按读cocotbext-pcie源码，有部分牵涉到数据链路层。虽然自工作以来接触到PCIe还是蛮多的，但一般往往专注在TLP层，对于数据链路层还是接触的比较少的。PCIe Spec洋洋洒洒数千...

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