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  • SOC设计变得越来越复杂,成本越来越高,设计和验证也越来越困难。...
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  • 大型SOC项目的综合非常耗时间,常常花费好几天。当需要做功能ECO时,代码的改动限定在某些子模块里,设计人员并不想重跑一次完整的综合,这种方法缩短了一轮ECO的时间,保证了项目进度。...
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  • route之后已经用了相当多的办法(包括调整floorplan)之后,仍然有drc或者antenna,且violation数量不多时,就需要手动拉线了。本文介绍了innouvs里手动拉线常用的工具和快捷键。...
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  • ShellCheck是一个用于bash/sh shell脚本的静态分析工具,可以辅助检查脚本语法错误,给出建议增强脚本健壮性。...
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  • 对于前端设计人员,经常会需要一个MUX来对工作模式,数据路径进行明确(explicit)的声明,这个对于中后端工程师下约束也很重要。这里介绍一种巧用的RTL原语,实现MUX的方法。...
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  • 本文主要针对芯片验证工作中常用的linux知识做了一个总结和梳理,内容虽然比较基础,但确实是非常实用。全文8000多字,为了方便大家阅读和查阅,我把文章的目录截图放下面。如果您是老手,看看目录是不是都掌握了;如果您是新手...
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  • System Verilog调试布局由三部分组成。左上角Design Browser,可以访问仿真对象,右上角为Source Browser,用来展示源码,下侧窗口为Waveform window,用来显示波形。...
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  • 当然,HDR 的实现也依赖于显示设备——毕竟能拍出来但看不出来也白搭,所以在 HDR 显示器越来越强的今天,HDR 传感器技术也变得越来越重要。...
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  • 我们在网表里直接插入了RTL的always语句,对wr_data_7_进行了打拍和简单逻辑处理(新加的逻辑所需要的输入信号都可以在原网表中找到),把处理后的信号wr_data_7_new_d接到原DFF的D端,如下图中的...
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  • 第二个特点是:芯片质量就是生命。目前国内大部分芯片公司都在低端市场里杀价。当客户有多个供应商时,就会变得尤其挑剔。“为什么XX竞品没有问题,你们的芯片有问题?”这通常是灵魂拷问。自己测试没问题一到客户端就问题百出。...
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  • starRC通过使用一个默认(很小)的电阻,把输出的pin和open 的net重新连接在一起,这样对于STA 而言,并不会出现一个很大的开路延迟。所以,使用小电阻的虚拟连接显然比保持open更加合理。...
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  • 在整个R2G的流程里边,寄生参数抽取(StarRC)是比较没有存在感的。大部分的时间,工程师们只是用这个工具来刷SPEF。...
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  • 先做一些准备,把邮件SMTP服务器、收发mail、邮件标题和正文准备好。...
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  • DFT是确保芯片在制造过程中具有可测试性的一种技术。DFT友好的ECO是指在进行ECO时, 不会破坏芯片的DFT功能或降低DFT覆盖率的设计方法。...
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  • ERROR_RESET_GLITCH:触发器的reset pin有多条激活的路径,可能产生glitch...
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