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FPGA_IC设计导师

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发布了帖子 2021-8-18 09:29

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Quartus II 18.x Modelsim仿真设置

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Quartus II 18.x Modelsim仿真设置本节内容介绍在如何在QuartusII 应用环境下设置modelsim仿真选项，并进行波形仿真。下面以四位乘法器为例介绍。在QuartusII 18.x 的界面下建立两个文件，一个是设计文件mul4.v ...

来源：嵌入式技术论坛标签： Quartus Modelsim
发布了帖子 2021-8-16 14:16

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Verilog中的时间尺度与延迟

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在Verilog的建模中，时间尺度和延迟是非常重要的概念，设置好时间尺度和延迟，可以充分模拟逻辑电路发生的各种情况和事件发生的时间点，来评估数字IC设计的各种要求，达到充分评估和仿真的作用。注意延迟语句是不可 ...

来源：嵌入式技术论坛标签： Verilog
发布了帖子 2021-8-11 09:31

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Verilog 预编译

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Verilog 预编译 Verilog 语言支持宏定义（`define），参数 parameter，局域参数（localparam)以及`include等内容。这些数据常量的支持极大方便数字系统设计、仿真与验证。这些参数是预编译的。预编译所谓预编译就 ...

来源：FPGA|CPLD|ASIC论坛标签： verilog
发布了帖子 2021-8-10 14:01

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Verilog 变量声明与数据类型一

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Verilog 变量声明与数据类型一 Verilog语法中最基本的数据类型有线网（wire），寄存器（reg）和整数（integer）三种类型，这三种数据类型是可综合的数据类型，在Verilog 程序设计中被广泛使用。其它还有可以用于仿 ...

来源：FPGA|CPLD|ASIC论坛标签： Verilog
发布了帖子 2021-8-6 09:21

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Verilog 变量声明与数据类型二

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Verilog 变量声明与数据类型二上节介绍了wire，reg数据类型及其用法，并对变量定义中的向量的定义及使用做了说明。本节主要介绍其它几种类型。常用的有如下几种：整数integer,实数 real, 时间time，字符串等,他们 ...

来源：嵌入式技术论坛标签： Verilog
发布了帖子 2021-8-4 09:42

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Verilog 变量中位的数值类型

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Verilog 变量中位的数值类型 Verilog变量中每个位（bit）的数值类型有四种，分别为1，0，Z，X。其中1，0比较明确就是高、低电平。而x, z在逻辑设计中也经常用到来建模。X，Z既可以大写，也可以使用小写字母。 0： ...

来源：嵌入式技术论坛标签： Verilog
发布了帖子 2021-7-31 09:09

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Vivado中综合，实现，编程和调试工程可能会出现的问题及解决方案

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Xilinx公司的IDE(集成开发环境) Vivado用处广泛，学会使用Vivado对FPGA的学习至关重要，这里以PRX100-D开发板为例，对Vivado的学习使用进行探讨。本文将会持续更新，列出一些常见的Vivado使用过程中出现的问题，供大 ...

来源：嵌入式技术论坛标签： vivado
发布了帖子 2021-7-30 15:09

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Quartus II 下FPGA管脚锁定

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Quartus II 下FPGA管脚锁定在新建工程、编辑文件、编译、排错完成后就进入管脚锁定以及电平设置阶段。这里还是以一位全加器为例介绍管脚锁定。开发板使用FII-PRA006. 开发工具Quartus 18.1。一位全加器的module 输 ...

来源：FPGA|CPLD|ASIC论坛标签：单片机
发布了帖子 2021-7-23 23:08

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Verilog 模块与端口

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模块（module）是verilog 语言中最基本的语法结构，在模块内不仅能够描述逻辑行为，也是verilog 行为结构描述的功能与外界其它电路的接口。可以说在Verilog 可综合的开发中，其它结构或功能结构都是可选的，但modul ...

来源：嵌入式技术论坛标签： Verilog

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