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冬至子
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工程师 sda
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  • 发布了文章 2023-5-26 16:42

    Verilog端口连接规则
    端口是模块与外界交互的接口，对外部环境而言，模块内部是不可见的，对模块的调用只能通过端口连接进行...
    0
    1756次阅读
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  • 发布了文章 2023-5-26 16:35

    AUTOSAR-MemIf的功能
    从AUTOSAR的架构图中可以看出，MemIf(Memory Abstraction Interface)模块位于Memory Hardware Abstraction。 ...
    0
    1158次阅读
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  • 发布了文章 2023-5-26 15:54

    Go语言运算符主要包括哪些呢？
    Go语言运算符主要包括：算数运算符、关系运算符、逻辑运算符、位运算符、赋值运算符和其他运算符。...
    0
    779次阅读
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  • 发布了文章 2023-5-26 15:17

    UVM中sequence的那些事儿
    将 生成测试case的语句 从 main_phase 中独立出来，使得使用不同测试用例时，只需要修改sequence部分即可，而不用关注 UVM剩余部分。...
    0
    939次阅读
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  • 发布了文章 2023-5-26 15:13

    介绍一下FIR滤波器的使用
    在信号的实时处理中，滤波是十分必要的，因为信号中难免会由于各种原因混入噪声，干扰我们对信号进行分析。...
    0
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  • 发布了文章 2023-5-26 15:11

    如何在自己的电脑上跑一个UVM_demo呢？
    win10（理论上可以安装下方modelsim软件的window平台都可以）...
    0
    758次阅读
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  • 发布了文章 2023-5-26 15:07

    在UVM中component之间如何通信呢？
    在简单的测试平台里，component之间通过变量或者config_db机制通信是可行的，但是如果在复杂测试平台中依然使用这种耦合性很强的方式通信的话，就不太行了。...
    0
    1037次阅读
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  • 发布了文章 2023-5-26 15:00

    UVM中phase的执行顺序
    代码的书写顺序会影响代码的实现（代码之间存在依赖关系，如代码B依赖于代码A），所以区分出build_phase、connect_phase等...
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    909次阅读
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  • 发布了文章 2023-5-26 14:57

    UVM为什么要引入寄存器模型呢？
    新需求：为带寄存器的DUT搭建UVM仿真环境...
    0
    1583次阅读
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  • 发布了文章 2023-5-26 14:55

    factory机制的本质是什么？factory机制式的重载的过程
    factory机制本质是对SystemVerilog中new函数的重载...
    0
    822次阅读
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  • 发布了文章 2023-5-26 14:52

    UVM高级应用
    在interface中可以定义任务与函数，也可以使用always语句和initial语句，也可以实例化其他interface。...
    0
    803次阅读
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  • 发布了文章 2023-5-26 14:49

    数据分析SQL内容的知识分享
    SELECT * 或SELECT 所有列，并不是说 * 任何情况都不建议用，很多时候查询不涉及大量，节约效率，可以用。...
    0
    441次阅读
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  • 发布了文章 2023-5-26 14:46

    UVM学习笔记（三）
    sequence机制作用：用于产生激励。其分为两部分，一是sequence，二是sequencer。...
    0
    1038次阅读
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  • 发布了文章 2023-5-26 14:43

    UVM学习笔记（二）
    更规范地传递信息，更方便地引入transaction级的随机激励。（一般来说，物理协议中的数据交换都是以帧或者包为单位的，而transaction就类似于这里包的概念）...
    0
    1024次阅读
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  • 发布了文章 2023-5-26 14:38

    UVM学习笔记（一）
    driver应该派生自uvm_driver，而uvm_driver派生自uvm_component。...
    0
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