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冬至子
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工程师 sda
山西省 大同市 丨 技术支持
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  • 发布了文章 2023-6-5 17:23

    怎么设计一个Glitch Free的时钟切换电路呢？
    输入sel，clka，clkb，sel为1输出clka，sel为0输出clkb。...
    0
    706次阅读
    0条评论
  • 发布了文章 2023-6-5 17:20

    分频器之小数分频设计
    对于要求相位以及占空比严格的小数分频，建议采用模拟电路实现。而使用数字电路实现只能保证尽量均匀，在长时间内进行分频。...
    0
    1452次阅读
    0条评论
  • 发布了文章 2023-6-5 16:57

    介绍一下奇数分频器的设计
    入门从简单开始，先来个三分频分析一下。三分频其实就是把输入时钟的三个周期当作一个周期，具体波形如图所示。...
    0
    1083次阅读
    0条评论
  • 发布了文章 2023-6-5 16:54

    任意偶数的分频器设计
    所谓“分频”，就是把输入信号的频率变成成倍数地低于输入频率的输出信号。...
    0
    1147次阅读
    0条评论
  • 发布了文章 2023-6-5 16:51

    Python中的Time和DateTime说明
    Python在处理与时间相关的操作时有两个重要模块：time和datetime。在本文中，我们介绍这两个模块并为每个场景提供带有代码和输出的说明性示例。...
    0
    843次阅读
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  • 发布了文章 2023-6-5 16:27

    如何设计边沿采样的触发器呢？
    在设计双边沿采样电路（Dual-edge triggered flip-flop）之前，先从单边沿采样电路设计（Edge capture register）开始。...
    0
    1251次阅读
    0条评论
  • 发布了文章 2023-6-5 16:24

    边沿检测电路设计
    对于8位向量中的每个位，检测输入信号何时从一个时钟周期的0变为下一个时钟周期的1（类似于上升沿检测）。应在从0到1的跳变发生后的周期内设置输出位。...
    0
    756次阅读
    0条评论
  • 发布了文章 2023-6-5 16:21

    verilog中的task用法介绍
    任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行...
    0
    1492次阅读
    0条评论
  • 发布了文章 2023-6-5 16:11

    飞凌嵌入式RK3588开发板推理模型转换及测试
    RKNN（Rockchip Neural Network）是一种用于嵌入式设备的深度学习推理框架，它提供了一个端到端的解决方案，用于将训练好的深度学习模型转换为在嵌入式设备上运行的可执行文件。...
    0
    1118次阅读
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  • 发布了文章 2023-6-5 16:08

    UART整体的仿真方法和testbench结构讲解
    仿真部分结构和设计类似，同样有波特率、接收数据和发送数据模型。仿真的实现比较灵活，不用考虑可综合性。...
    0
    1424次阅读
    0条评论
  • 发布了文章 2023-6-5 16:05

    UART系统配置步骤详解
    CPU通过挂载到APB总线上的UART模块，实现其与外部设备的串行通信。系统配置部分将实现UART模块与CPU的通信，APB总线的读写和模块的功能配置，中断信号的产生。...
    0
    2795次阅读
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  • 发布了文章 2023-6-5 15:59

    如何根据UART传输协议将数据发送出去呢？
    和接收部分相反，UART发送数据部分是CPU将需要发送的数据写到发送数据寄存器（TX_DATA），发送模块进行数据的发送。...
    0
    2399次阅读
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  • 发布了文章 2023-6-5 15:46

    RTL设计指导原则之面积和速度互换
    一般来说，面积是一个设计所消耗的目标器件的硬件资源数量或者ASIC芯片的面积。...
    0
    1184次阅读
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  • 发布了文章 2023-6-5 15:42

    在RTL编码中考虑延时、面积、功耗与布线的问题
    看下面一段代码，第四个else if 分支中的数据信号DATA_is_late_arriving延时比较高，要怎么处理，将电路的性能提高？...
    0
    1133次阅读
    0条评论
  • 发布了文章 2023-6-5 15:38

    高质量VerilogHDL描述方法
    VerilogHDL可综合的四大法宝：always、if-else、case、assign，本文将围绕这四大法宝来讲述。...
    0
    705次阅读
    0条评论
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