设计的数控延时器采用3个串联计数器来实现。由于在触发脉冲TRIG的上升沿开始延时,使用时钟的上升沿计数,考虑到VHDL对时钟描述的限制,设计采用计数器l产生同步脉冲SYNC,宽度为Tclk,利用SYNC的高电平触发cflag,并在延时结束后cflag清零;计数器2计算延时的长度;计数器3计算所要产生的输出脉冲OUTPUT的脉宽,并在计数结束时对计数器2和计数器3清零。延时器的外部接口电路如图1所示,原理框图如图2所示。整个电路的设计采用同步时钟计数以尽量减少因局部时钟不稳定所产生的毛刺和竞争冒险。