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aquamanfeng

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高级工程师大连理工大学

辽宁省大连市丨设计开发工程

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回答了问题 2024-10-21 10:05

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【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"采样时钟频率控制模块逻辑分析仪主要分为：stream模式和buffer模式。其中stream模式是指采样和传输同时进行，不对采集的数据进行本地缓存。这种方式不受buffer大小的限制，但是受传输速率的影响，其采样率会收到一 ..."
回答了问题 2024-10-18 23:01

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小伍
工程师 arm

"#崭新的十月，与国同庆#10月18日学习FIFO"
回答了问题 2024-10-18 23:00

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【AG32开发板体验连载】简易逻辑分析仪

aquamanfeng
高级工程师大连理工大学

"在实际编程中，发现Quartus13.0中按照之前查到的方法，使用ramstyle属性并不能将reg变量设置为M9K，可能是我个人的理解不到位或者是哪里配置的问题。而使用IP核则能够正常使用上M9K。 ..."
回答了问题 2024-10-18 22:55

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【AG32开发板体验连载】简易逻辑分析仪

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"MCU代码为了测试FIFO是否能正常工作，我们通过USB串口写入16个数据，然后读取并验证数据是否正确： if ( tud_cdc_available() ) { // read data unsigned char buf[16] = {0}; uint32_t coun ..."
回答了问题 2024-10-18 22:55

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【AG32开发板体验连载】简易逻辑分析仪

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"FPGA代码设计参考cpld-fpga文档中的5.mcu读写cpld寄存器。这里的设计需要参考AHB的时序图，由于AHB总在线上升沿进行数据读写操作，而FIFO也是在上升沿进行操作，因此我们将系统时钟反相后输入FIFO，以确保时序的一 ..."
回答了问题 2024-10-18 22:54

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【AG32开发板体验连载】简易逻辑分析仪

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"FIFO IP <-> AHB 我们在设计中创建了一个FIFO IP核，并将其挂载到AHB总线上，以实现MCU对FIFO的读写访问。 FIFO IP配置 FIFO是先入先出，设计如下： FIFO的设计为先入先出队列，配置如下：位宽设置为8位存储深度设 ..."
回答了问题 2024-10-18 22:53

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【AG32开发板体验连载】简易逻辑分析仪

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"CPLD侧读写相关信号定义 assign slave_ahb_hready = 1'b1; reg hreadyout_reg; reg hreadyout_del; assign mem_ahb_hreadyout = hreadyout_reg; 信号hreadyout_del是信号hreadyout_reg延迟一个时钟周期的状态，主 ..."
回答了问题 2024-10-18 22:52

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【AG32开发板体验连载】简易逻辑分析仪

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"REG <-> MCU MCU侧读写操作 MCU通过全局寻址机制来访问CPLD，其读写CPLD寄存器的方式与访问RAM（例如地址为0x20000000）相同。在C代码中，CPLD的访问操作可以通过如下方式实现读CPLD寄存器： int cpRdReg = *((int ..."
回答了问题 2024-10-18 22:51

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【AG32开发板体验连载】简易逻辑分析仪

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"MCU与CPLD通过AHB总线交互 MCU与CPLD可以通过AHB或APB总线进行数据交互。APB总线通常连接低速设备，如串口，而AHB总线则用于连接高速设备，如RAM等。由于我们需要高速采集大量数据，因此选择使用AHB总线与CPLD进行交 ..."
回答了问题 2024-10-14 20:55

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小伍
工程师 arm

"#崭新的十月，与国同庆#10月14日学习AG32外设"
回答了问题 2024-10-14 20:53

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【AG32开发板体验连载】简易逻辑分析仪

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高级工程师大连理工大学

"4. Block RAM存储设计的注意事项在使用 M9K 存储时，需要确保操作是同步的。由于 M9K 不支持异步操作，因此我们必须确保读写操作与时钟同步，即使用合适的时钟信号控制数据传输。此外，当对同一地址进行同时读写时 ..."
回答了问题 2024-10-14 20:52

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【AG32开发板体验连载】简易逻辑分析仪

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高级工程师大连理工大学

"3. M9K 的使用模式 Altera官方文档指出，M9K 支持多种操作模式，具体模式可在官方链接中找到。常见的两种使用方式如下：方式1：通过 IP 核进行存储控制使用 IP 核（如 FIFO、RAM 等）可以灵活配置 M9K 资源。可 ..."
回答了问题 2024-10-14 20:51

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【AG32开发板体验连载】简易逻辑分析仪

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"AG32 FPGA 的 Block RAM 资源：M9K 使用概述 AG32 FPGA 包含了 4 个 M9K 块，每个 M9K 块的容量为 8192 bits，总计为 4 个 M9K（4K bytes）。这使得 AG32 的内部存储非常适合嵌入式应用，能够有效地利用片上资源 ..."
回答了问题 2024-10-14 20:49

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【AG32开发板体验连载】简易逻辑分析仪

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"时钟的限制上边提到的倍频后PLL 目标值，其数值关系需要满足： PLL=HSE*X／Y，X，Y 皆为整数 PLL 小于1200MHZ。所有的设置频率必须能被这个最终PLL 整除。举例：mcu 主频100M，系统用了MAC(50M)，系统用了USB(60M ..."
回答了问题 2024-10-14 20:49

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【AG32开发板体验连载】简易逻辑分析仪

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"FPGA时钟配置整颗芯片只有一个PLL 倍频模块（mcu 和cpld 共用）。倍频分频操作是封装在系统内部的（用户无须也不能控制这个时钟树）。时钟配置时钟的配置在VE文件中完成 SYSCLK 200 BUSCLK 100 HSECLK 8 其中SY ..."

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