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何家
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电源工程师 高斯宝
广东 深圳 丨 设计开发工程师
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  • 赞同了文章 2022-10-12 18:43

    如何解决FPGA引脚与LVDS信号相连时兼容性的问题
    很多工程师在使用Xilinx开发板时都注意到了一个问题，就是开发板中将LVDS的时钟输入（1.8V电平）连接到了VCCO=2.5V或者3.3V的Bank上，于是产生了关于FPGA引脚与LVDS（以及LVDS-33，LVDS-25）信号相连时...
    1
    8622次阅读
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  • 关注了版块 2022-10-8 16:33

    FPGA|CPLD|ASIC论坛

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