dbuK_Lauren_FPG的专栏_电子工程师 - 电子技术论坛

dbuK_Lauren_FPG

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Vivado使用小技巧
2024-10-24 15:08

有时我们对时序约束进行了一些调整，希望能够快速看到对应的时序报告，而又不希望重新布局布线。这时，我们可以打开布线后的dcp，直接在Vivado Tcl Console里输入更新后的时序约束。如果调整后的约束在之前版本中已...

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如何获取被复制的寄存器
2024-9-18 10:48

vivado -mode tcl和vivado -mode batch有什么区别？...

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浅谈Vivado编译时间
2024-9-18 10:43

随着FPGA规模的增大，设计复杂度的增加，Vivado编译时间成为一个不可回避的话题。尤其是一些基于SSI芯片的设计，如VU9P/VU13P/VU19P等，布局布线时间更是显著增加。当然，对于一些设计而言，十几个小时是合...

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双向IO与IOB详解
2024-9-18 10:39

典型的全双工（Full Duplex）系统如下图所示，芯片1和芯片2之间有彼此独立的数据传输线，这意味着芯片1和芯片2可以同时给对方发送数据而不会发生冲突。SPI/UART采用的就是全双工通信方式。半双工系统则不同，芯片...

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Vivado 2024.1版本的新特性(2)
2024-9-18 10:34

从综合角度看，Vivado 2024.1对SystemVerilog和VHDL-2019的一些特性开始支持。先看SystemVerilog。...

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Vivado 2024.1版本的新特性(1)
2024-9-18 10:30

Vivado 2024.1已正式发布，今天我们就来看看新版本带来了哪些新特性。...

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如何运用Retiming优化Block RAM的使用
2024-4-18 10:05

对于逻辑级数较大的路径，常用的时序收敛的方法之一就是采用Retiming（中文翻译为重定时）。Retiming到底是怎么回事呢？...

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用FPGA实现双调排序的方法（2）
2024-3-21 10:28

典型的排序算法包括冒泡排序、选择排序、插入排序、归并排序、快速排序、希尔排序、计数排序、双调排序等。...

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请问create_generated_clock该怎么使用呢？
2024-1-25 09:06

FPGA设计中，生成时钟分为两大类：自动生成时钟和用户生成时钟。...

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采用UltraScale/UltraScale+芯片的DFX设计注意事项
2024-1-18 09:27

采用UltraScale/UltraScale+芯片进行DFX设计时，建议从以下角度对设计进行检查。...

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FPGA中时钟的用法
2024-1-11 09:50

生成时钟包括自动生成时钟（又称为自动衍生时钟）和用户生成时钟。自动生成时钟通常由PLL或MMCM生成，也可以由具有分频功能的时钟缓冲器生成如7系列FPGA中的BUFR、UltraScale系列FPGA中的BUFGCE_D...

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针对UltraScale/UltraScale+芯片DFX应考虑的因素有哪些（2）
2023-12-21 09:12

UltraScale/UltraScale+芯片开始支持BUFG_*、PLL和MMCM出现在动态区，在7系列FPGA中这些时钟资源只能在静态区。...

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针对UltraScale/UltraScale+芯片DFX应考虑的因素有哪些（1）
2023-12-14 16:16

对于UltraScale/UltraScale+芯片，几乎FPGA内部所有组件都是可以部分可重配置的...

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DFX设计中Bitstream文件详解
2023-12-7 10:45

Fullconfiguration bitstreams对应的是静态区加动态区的完整设计，因此，该文件与传统的非DFX工程生成的bitstream从文件格式到文件结构均是一致的。同时使用方法也是一致的。另外，一些特征如对...

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优化DFX设计的方法
2023-11-30 09:17

假定设计中存在两个RP，分别为RP1和RP2，那么就要避免出现RP1输出直接连接到RP2或者相反从RP2输出直接连接到RP1的路径。因为这时RP边界信号（连接RP1和RP2的net）的负载都在动态区，从而必然形成Part...

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