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dbuK_Lauren_FPG

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发布了文章 2020-9-23 11:20

AXI4接口协议的基础知识

AXI-4 Memory Mapped也被称之为AXI-4 Full，它是AXI4接口协议的基础，其他AXI4接口是该接口的变形。总体而言，AXI-4 Memory Mapped由五个通道构成，如下图所示：写地址通道、写数据通道、写响应通道...

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发布了文章 2020-9-23 11:18

AXI-4 Lite接口协议仿真波形解析

AXI-4 Lite可以看作是AXI-4 Memory Mapped的子集，从下面的示例图中就可见一斑。最直接的体现是AXI-4 Lite的突发长度是固定值1。...

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发布了文章 2020-9-8 16:22

如果期望$$a发生二次置换该如何操作呢？

方法1：采用[set var]的方式，如下图所示。代码第6行中括号中的set命令只跟随一个参数$var，$var发生变量置换，故set $var等效于set a，而set a将返回变量a的值。本质上，$var是[set var]的缩写版本。...

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发布了文章 2020-9-7 10:53

set_max_delay被覆盖的解决办法

XDC描述的时序约束是有优先级的，尤其是涉及到时序例外的约束，如set_clock_groups、set_false_path、set_max_delay和set_multicycle_path。如果这些约束施加到同一条路径上，那么其优先级...

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发布了文章 2020-9-4 10:24

一文知道时序路径的构成

更为具体的时序报告信息如何从中获取，或者如何根据时序报告发现导致时序违例的潜在原因呢？...

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发布了文章 2020-8-31 13:52

如何阅读时序报告并从中发现问题

生成时序报告后，如何阅读时序报告并从时序报告中发现导致时序违例的潜在问题是关键。首先要看Design Timing Summary在这个Summary里，呈现了Setup、Hold和Pulse Width的总体信息，但凡WNS、WHS或...

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发布了文章 2020-8-31 13:49

如何阅读时序报告？

生成时序报告后，如何阅读时序报告并从时序报告中发现导致时序违例的潜在问题是关键。首先要看Design Timing Summary在这个Summary里，呈现了Setup、Hold和Pulse Width的总体信息，但凡WNS、WHS或...

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发布了文章 2019-6-12 14:49

关于Vivado 2019.1的Dashboard功能详解

关于Vivado Dashboard的功能可阅读这篇文章（Vivado 2018.3这个Gadget你用了吗）Vivado 2019.1的Dashboard功能进一步增强。...

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发布了文章 2019-6-6 14:36

想要对RAM初始化该怎么操作

RAM的初始化并没有那么神秘，如果是采用Xilinx的IP Core，只需提供一个.coe文件，其内容就是RAM的初始值，只需要注意coe文件的格式就好，这里就不再赘述。...

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