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dbuK_Lauren_FPG

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他的动态

发布了文章 2020-11-20 10:56

用Tcl实现Vivado设计全流程

设置芯片型号，设置源文件位置，设置生成文件位置，添加设计源文件，流程命令，生成网表文件，设计分析，生成bitstream文件。其中，流程命令是指综合、优化、布局、物理优化和布线。...

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发布了文章 2020-11-20 10:53

Vivado提供了一种以IP为核心的设计理念

打开一个Block Design，就像打开一个空白画布一样，根据需要添加相应的IP：在“画布”的空白处点击鼠标右键，选择AddIP或者直接点击快捷栏中的“+”（如下图所示）。在弹出的对话框中输入IP名称，选中IP名称双击或直接拖拽到“画布”...

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发布了文章 2020-11-20 10:48

先看看ARRAY_PARTITION的基本语法

在这里有两个个重要的参数type和factor，其中type有三个可选值，分别为block、cyclic和complete。我们看看三者到底有什么区别。为便于说明，这里我们以一个数组长度为12的一维数组A[12]为例。...

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发布了文章 2020-11-13 18:11

如何不建Vivado工程，也能看Device视图呢

在FPGA设计与开发中，Device视图和Package视图发挥着重要的作用。在Device视图下：可以查看FPGA芯片可用资源例如：LUT、FF、BRAM、DSP、URAM等的个数；可以查看关键资源的分布情况例如：PCIE的位置，...

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发布了文章 2020-11-5 17:43

Vivado HLS和Vitis HLS 两者之间有什么区别

Vivado HLS 2020.1将是Vivado HLS的最后一个版本，取而代之的是VitisHLS。那么两者之间有什么区别呢？ Default User Control Settings 在Vitis HLS下，一个Solution的F...

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发布了文章 2020-10-30 17:16

DSP48的演变史

DSP48最早出现在XilinxVirtex-4 FPGA中，但就乘法器而言，Virtex-II和Virtex-II Pro中就已经有了专用的18x18的乘法器，不过DSP48可不只是乘法器，其功能更加多样化。DSP48基本结构如下图所示（...

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发布了文章 2020-10-23 09:40

并行加法的高效实现

此电路对应的RTL代码如下图所示，这里我们使用了SystemVerilog来描述。输入a和b均为4个12-bit数据构成的数组。输出p也是4个12-bit构成的数组。代码第17行至第23行是核心部分，包括了对输入、输出添加流水寄存器和加法操...

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发布了文章 2020-10-21 10:58

如何用Tcl实现Vivado设计流程介绍

Vivado有两种工作模式：project模式和non-project模式。这两种模式都可以借助VivadoIDE或Tcl命令来运行。相比之下，VivadoIDE给project模式提供了更多的好处，而Tcl命令使得non-project模...

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发布了文章 2020-10-21 10:56

用Elaborated Design优化RTL的代码

在Vivado FlowNavigator中有一个Elaborated Design，如下图所示，属于RTL Analysis这一步对应的设计。可能很多工程师都没有使用到，而实际上对于代码优化，它是很有帮助的。...

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发布了文章 2020-10-10 10:28

组合逻辑生成的时钟有哪些危害

组合逻辑生成的时钟，在FPGA设计中应该避免，尤其是该时钟扇出很大或者时钟频率较高，即便是该时钟通过BUFG进入全局时钟网络。...

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发布了文章 2020-9-27 15:17

采用RTL代码描述位宽相同的两个数相加或相减

采用RTL代码描述位宽相同的两个数相加或相减，无论是有符号数还是无符号数，Vivado综合后的结果是一致的。以32bit数据为例，相应的代码如下图所示。这里考虑到两个32bit数据相加其结果可能为33bit...

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发布了文章 2020-9-24 14:31

用HDL代码描述加法运算要用操作符“+” 看似很简单实则不然

采用HDL代码描述加法运算只需要用操作符+即可，这看似很简单，这里我们以两个4-bit数相加为例，对输入/输出数据均寄存，从而形成如下图所示电路。此电路对应的HDL代码如下图所示。这里采用了SystemVerilog语言。有两点值得注意：...

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发布了文章 2020-9-24 14:02

写RTL代码时，尽可能地做到代码风格与硬件结构相匹配

两个数相加，三个数相加有什么不同接下来，我们考虑4个32-bit有符号数相加该如何实现，其中目标时钟频率仍为400MHz。以UltraScale Plus系列芯片为目标芯片。第一种方案：四个数直接相加此方案对应的电路图如下图所示。这里不...

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发布了文章 2020-9-23 11:25

同相不同频的跨时钟域路径介绍

同步时钟是指发送时钟和接收时钟是由同一个MMCM或PLL生成，两者之间有明确的相位关系。...

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发布了文章 2020-9-23 11:22

AXI接口协议的类型和特征

AXI全称Advanced eXtensibleInterface，是Xilinx从6系列的FPGA开始引入的一种接口协议，主要描述了主设备和从设备之间的数据传输方式。...

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