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dbuK_Lauren_FPG

经验：积分：8

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他的动态

发布了文章 2022-12-8 13:48

如何管理约束文件？

约束文件是FPGA设计中不可或缺的源文件。那么如何管理好约束文件呢? 到底设置几个约束文件? 通常情况下，设计中的约束包括时序约束和物理约束。前者包括时钟周期约束、输入/输出延迟约束、多周期路径约束和伪路径约束。后者包括管脚分配、管脚电平等...

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发布了文章 2022-11-24 11:42

理解Vitis HLS默认行为

相比于VivadoHLS，Vitis HLS更加智能化，这体现在Vitis HLS可以自动探测C/C++代码中可并行执行地部分而无需人工干预添加pragma。另一方面VitisHLS也会根据用户添加的pragma来判断是否需要额外配置其他p...

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发布了文章 2022-11-17 11:47

Vivado里如何使用模糊性的位置约束？

提到位置约束，我们会想到手工布局的方式，即画Pblock，将指定模块放入相应Pblock内，这既是面积约束又是位置约束，但显然这种约束是较为具体的位置约束。这种方式需要工程师有一定的经验，有时还需要借鉴参考Vivado之前的布局结果，换言之...

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发布了文章 2022-11-11 11:54

如何理解HLS Block-level输入输出信号之间的时序关系

默认情况下，VitisHLS会对待综合的C函数使用ap_ctrl_hs接口，这其实是一种握手方式。在这个接口中，我们会看到ap_start、ap_idle、ap_ready和ap_done等信号(这些信号被称为Block-level输入/输...

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发布了文章 2022-11-3 11:43

用HLS实现PID控制器

PID控制器（比例-积分-微分控制器），由比例单元（Proportional）、积分单元（Integral）和微分单元（Derivative）构成，可以通过调整这三个单元的增益来调整其特性，如下图所示。PID控制器主要适用于基本上线性且动态...

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发布了文章 2022-10-27 13:34

Xilinx推出了新一代功耗评估工具：PDM

PDM支持两种使用流程：手工流程和导入流程。手工流程要求工程师手动输入各种参数，如时钟频率、翻转率、各类资源使用量以及使用模式等。导入模式可直接导入.xpe文件用于功耗评估。...

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发布了文章 2022-7-21 14:29

AIE支持哪两种类型的RTP

AIE Kernel有时需要由外部提供参数更新kernel行为，此时就要用到RTP（Run-Time Parameter）。AIE支持两种类型的RTP，一种是异步（Asynchronous），通常由PS或其他AIE Kernel控制。...

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发布了文章 2022-7-15 11:39

Vivado Synthesis模块化的设计方法

全局综合（Global Synthesis）全局综合意味着整个设计在一个Synthesis Design Run流程中完成，这样会带来几个好处。...

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发布了文章 2022-7-15 11:39

Vivado Synthesis的各种流程

Vivado IPI （IP Integrator）提供了直观的模块化的设计方法。用户可以将Vivado IP Catalog中的IP、用户自己的RTL代码、或者用户已有的BD文件添加到IP Integrator中构成Block Desig...

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发布了文章 2022-7-3 17:00

Vivado 2022.1的新特性

Vivado 2022.1已正式发布，今天我们就来看看其中的一个新特性。...

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发布了文章 2022-7-3 16:27

关于datasheet的含义

设计分析时，我们除了查看资源利用率、时序指标、功耗等基本信息之外，有时也需要查看跟输入/输出管脚相关的信息，此时，就要用到这两个Tcl命令。...

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发布了文章 2022-7-1 17:15

如何通过get_parts获取芯片型号

在芯片选型时，我们常常需要查看芯片的资源情况，此时，就要用到选型手册。...

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发布了文章 2022-6-2 15:00

Routing Complexity是什么含义呢？

那么Routing Complexity是什么含义呢？Routing Complexity实际反映的是每个logic cell使用的布线资源的平均数目。此值越大说明布线拥塞程度越高。典型值为8（也是默认值），可满足大部分设计的需求。...

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发布了文章 2022-5-12 15:34

UltraScale/UltraScale+的时钟资源

UltraScale和UltraScale+进一步增强了Clock root的概念，从芯片架构和Vivado支持方面都体现了这一点。为了理解这一概念，我们先看看UltraScale/UltraScale+的时钟资源。...

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发布了文章 2022-5-6 16:35

Pblock的一个属性CONTAIN_ROUTING

使用CONTAIN_ROUTING之后，布线时在Pblock的拐角处会遇到较大困难，可能出现布线拥塞甚至无法布通的情形。为尽量避免此情形，Xilinx建议尽可能使Pblock为矩形，减少出现拐角的概率。...

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