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  • 发布了文章 2022-12-8 13:48
    约束文件是FPGA设计中不可或缺的源文件。那么如何管理好约束文件呢? 到底设置几个约束文件? 通常情况下,设计中的约束包括时序约束和物理约束。前者包括时钟周期约束、输入/输出延迟约束、多周期路径约束和伪路径约束。后者包括管脚分配、管脚电平等...
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  • 发布了文章 2022-11-24 11:42
    相比于VivadoHLS,Vitis HLS更加智能化,这体现在Vitis HLS可以自动探测C/C++代码中可并行执行地部分而无需人工干预添加pragma。另一方面VitisHLS也会根据用户添加的pragma来判断是否需要额外配置其他p...
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  • 发布了文章 2022-11-17 11:47
    提到位置约束,我们会想到手工布局的方式,即画Pblock,将指定模块放入相应Pblock内,这既是面积约束又是位置约束,但显然这种约束是较为具体的位置约束。这种方式需要工程师有一定的经验,有时还需要借鉴参考Vivado之前的布局结果,换言之...
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  • 发布了文章 2022-11-11 11:54
    默认情况下,VitisHLS会对待综合的C函数使用ap_ctrl_hs接口,这其实是一种握手方式。在这个接口中,我们会看到ap_start、ap_idle、ap_ready和ap_done等信号(这些信号被称为Block-level输入/输...
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  • 发布了文章 2022-11-3 11:43
    PID控制器(比例-积分-微分控制器),由比例单元(Proportional)、积分单元(Integral)和微分单元(Derivative)构成,可以通过调整这三个单元的增益来调整其特性,如下图所示。PID控制器主要适用于基本上线性且动态...
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  • 发布了文章 2022-10-27 13:34
    PDM支持两种使用流程:手工流程和导入流程。手工流程要求工程师手动输入各种参数,如时钟频率、翻转率、各类资源使用量以及使用模式等。导入模式可直接导入.xpe文件用于功耗评估。...
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  • 发布了文章 2022-6-2 15:00
    那么Routing Complexity是什么含义呢?Routing Complexity实际反映的是每个logic cell使用的布线资源的平均数目。此值越大说明布线拥塞程度越高。典型值为8(也是默认值),可满足大部分设计的需求。...
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  • 发布了文章 2022-5-12 15:34
    UltraScale和UltraScale+进一步增强了Clock root的概念,从芯片架构和Vivado支持方面都体现了这一点。为了理解这一概念,我们先看看UltraScale/UltraScale+的时钟资源。...
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  • 发布了文章 2022-5-6 16:35
    使用CONTAIN_ROUTING之后,布线时在Pblock的拐角处会遇到较大困难,可能出现布线拥塞甚至无法布通的情形。为尽量避免此情形,Xilinx建议尽可能使Pblock为矩形,减少出现拐角的概率。...
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  • 发布了文章 2022-3-30 14:12
    数据类型是我们使用C++编程时必须明确的一项内容。针对AI Engine,这一点尤为重要。因为不同的数据类型所支持的运算是不同的。...
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  • 发布了文章 2022-3-15 17:20
    评估graph的性能对于kernel接口设计有着非常重要的意义。我们仍以前一篇文章中提到的工程为例。有三种方法可以评估graph的性能。...
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  • 发布了文章 2022-3-15 15:30
    对Kernel进行性能分析需要对其进行仿真,同时还要用到Vitis Analyzer。为便于说明,我们以一个简单的Vitis工程为例。这个工程中有两个kernel,相应的代码如下图所示。 kernel 1有一个输入两个输出。输入使用wi...
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  • 发布了文章 2022-3-9 15:47
    至此,我们可以看到AI Engine有三种数据源:存储单元、AXI4-Stream和级联接口。因此,编程时需要充分了解AIE的数据访问能力:2个32位AXI4-Stream输入,2个32位AXI4-Stream输出,1个384位级联Stre...
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  • 发布了文章 2021-12-7 16:17
    Vivado提供了多种Synthesis策略和Implementation策略,用户可以直接使用这些策略。尤其是希望通过扫描策略的方式实现时序收敛时,直接使用这些预定义的策略会很方便快捷。本质上,策略之间的差异是一些选项的不同造成的。以Im...
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