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  • 发布了文章 2024-10-24 15:08
    有时我们对时序约束进行了一些调整,希望能够快速看到对应的时序报告,而又不希望重新布局布线。这时,我们可以打开布线后的dcp,直接在Vivado Tcl Console里输入更新后的时序约束。如果调整后的约束在之前版本中已存在,那么Vivad...
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  • 发布了文章 2024-9-18 10:48
    vivado -mode tcl和vivado -mode batch有什么区别?...
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  • 发布了文章 2024-9-18 10:43
    随着FPGA规模的增大,设计复杂度的增加,Vivado编译时间成为一个不可回避的话题。尤其是一些基于SSI芯片的设计,如VU9P/VU13P/VU19P等,布局布线时间更是显著增加。当然,对于一些设计而言,十几个小时是合理的。但我们依然试图...
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  • 发布了文章 2024-9-18 10:39
    典型的全双工(Full Duplex)系统如下图所示,芯片1和芯片2之间有彼此独立的数据传输线,这意味着芯片1和芯片2可以同时给对方发送数据而不会发生冲突。SPI/UART采用的就是全双工通信方式。半双工系统则不同,芯片1和芯片2之间只有一...
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  • 发布了文章 2024-9-18 10:34
    从综合角度看,Vivado 2024.1对SystemVerilog和VHDL-2019的一些特性开始支持。先看SystemVerilog。...
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  • 发布了文章 2024-9-18 10:30
    Vivado 2024.1已正式发布,今天我们就来看看新版本带来了哪些新特性。...
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  • 发布了文章 2024-4-25 10:42
    再看末级触发器对BRAM时序性能的影响,下图依次展示了7系列FPGA、UltraScale+和Versal芯片在未使用和使用末级触发器两种情形下时钟到输出的延迟。...
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  • 发布了文章 2024-4-18 10:05
    对于逻辑级数较大的路径,常用的时序收敛的方法之一就是采用Retiming(中文翻译为重定时)。Retiming到底是怎么回事呢?...
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  • 发布了文章 2024-3-28 10:45
    根据数据流的关系,我们可以采用单路径延迟反馈(Single-pathDelay Feedback, SDF)运算单元流水结构,SDF单元如下图所示。...
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  • 发布了文章 2024-3-21 10:28
    典型的排序算法包括冒泡排序、选择排序、插入排序、归并排序、快速排序、希尔排序、计数排序、双调排序等。...
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  • 发布了文章 2024-3-14 09:50
    双调排序(BitonicSort)是数据独立(Data-independent)的排序算法,即比较顺序与数据无关,特别适合并行执行。在了解双调排序算法之前,我们先来看看什么是双调序列。...
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  • 发布了文章 2023-2-23 09:03
    在描述时序约束时,一个重要的原则是确保约束简洁高效。简洁高效意味着约束只针对指定的对象,即约束对应的对象的个数...
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  • 发布了文章 2023-2-10 15:00
    同时最好将该脚本与待分析的dcp放置在同一目录下,这样在读取dcp时就只用提供当前工作目录即可。...
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  • 发布了文章 2023-1-6 09:27
    通常情况下,一旦创建好Vivado工程,添加了相应的RTL文件,Vivado会自动找到设计的顶层文件,正确地显示设计层次。在这个过程中,Vivado会自动分析文件的编译顺序。那么是否可以手动调整文件的编译顺序呢?答案是肯定的。...
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  • 发布了文章 2022-12-15 13:51
    Vivado支持Project模式也支持Non-Project模式。两者既可以支持图形界面也支持Tcl命令,但用到的Tcl命令是不同的,不能混用。通常,Project模式应用更广,便于初学者学习,同时也便于工程管理。Non-Project模...
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