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曹操

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主题 2 回帖 4

1

modelsim的库文件载入问题

cao_cao
gongchengshi

能够把TSMC的.25um库文件添加到到modelsim中吗？或者是把hspice描写的网表添加作为modelsim器件库的子模块中？如果都做不到，那么如何把hspice中的电路的延时信息和modelsim结合到一起呢？因为要用modelsim跑仿真时 ...

来源：FPGA|CPLD|ASIC论坛
1

关于quatus中的时序仿真出现的延时错乱问题

cao_cao
gongchengshi

在quatus中设计的简单电路，为什么仿真时会出现输出比输入更快的现象？如下图，B5,B6,B8都比前一级要更快出现上升。是电路的设置问题吗？为什么看到别人跑的结果都是延时逐级向后传递的？有没有可能因为布线？ ...

来源：FPGA|CPLD|ASIC论坛

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