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安科扫地僧

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发布了问题 2018-6-22 09:56

5

FPGA仿真问题

安科扫地僧

在编写testbench进行测试之后，输入信号始终保持不变这是为什么呢`timescale 1ns/1ns `define clock_period 20 module BCD_tb; reg clk; reg rst_n; reg ...

来源：FPGA|CPLD|ASIC论坛标签： FPGA仿真

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