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  • 在SelectIO简介连载一中介绍了其架构,本章会继续介绍如何使用其gearbox功能来实现不同的比率的串并转换功能。 7 Series FPGA中LVDS使用了ISERDESE2,SDR Rate可设为2,3,4,5,...
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  • 对于任何一项设计,要想尽可能实现最低的功率包络,都需要在设计周期早期准确估算功耗。早期估算有助于选择合适的器件、充分发挥架构优势、更改设计拓扑,以及使用不同 IP 块。在设计阶段早期妥善权衡取舍,可以帮助用户在满足规格要...
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  • Vivado 仿真器 中的实时仿真包含以下内容: 波形数据库文件 (WDB),其中包含所有仿真数据。 波形配置文件 (WCFG),其中包含与波配置中的对象相关联的顺序和设置。 这两种类型的文件之间有什么区别?它们之间有什...
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  • Vivado 仿真器支持混合语言项目文件及混合语言仿真。这有助于您在 VHDL 设计中包含 Verilog 模块,反过来也是一样。 本文主要介绍使用 Vivado 仿真器进行混合语言仿真的一些要点。 仿真过程中混合语言的...
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  • 今天,视频分析广泛正应用于人们的日常生活。从帮助智能楼宇提升安全性、在智慧城市中检测拥堵与犯罪,到配合新冠防疫要求监测口罩佩戴情况,视频分析正助力解决各种实际问题,令商业和生活更加智能。 数以亿计的摄像头被部署于城市、零...
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  • 在高端会议市场,广播、录播、远程教育、远程医疗和视频会议等应用场景的要求可谓苛刻:高清晰度摄像机、无压缩或轻压缩远距离传输、低时延、多接口以及高性价比。特别是对低时延的需求,考虑到技术难度较大,市场上鲜有方案和产品能够完...
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  •   介绍 在有些应用中,发现I帧不够大。MPSoC VCU CtrlSW可以设置每一帧的QP大小。因此,可以通过设置I帧的QP,提高I帧的大小,从而提高I帧的质量。      代码 下面是设置I帧的QP的示例代码。   ...
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  • 概要介绍 MPSoC VCU在很多产品中得到了应用。在不同产品的调试过程中,有一些共同的办法。 首先看看Video子系统的简单框图,其中包含视频输入、编解码、视频输出等模块。视频输入模块,硬件可能是HDMI-RX和Frm...
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  • 赛灵思 Versal 自适应计算加速平台 (ACAP) 设计方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。鉴于这些设计的规模与复杂性,因此必须通过执行特定步骤与设计任务才能确保设计每个阶段都能成功完成...
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  • 医疗服务提供商收集的数据量正在不断增长,并正在颠覆当前的数据分析方法。与此同时,跨表格和业务实体联网并识别隐含关系与模式的能力,为提升患者护理和患者疗效以及为医疗服务提供商降本增效方面,提供了诱人的突破。 使用图形数据库...
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  • ZynqZU+ Mpsoc的以太网使用普遍,从功能大致分为2类应用:调试管理、数据传输。本文主要集中在PS端的Ethernet RGMII外接phy设计和调试,该部分客户用的最多也最容易出问题,希望通过本文对基于RGMI...
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  • 视频分析在我们生活中的许多方面都越来越多地被使用,无论是在智能楼宇中通过人脸识别控制安全点,从而提供比门禁卡更加可靠的安全性,还是监测是否符合佩戴口罩和保持社交距离,从而满足新冠疫情的抗疫要求,也或是监测交通拥堵和发现犯...
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  • Versal 自适应计算加速平台 (ACAP) 将标量引擎 (Scalar Engine)、自适应引擎 (Adaptable Engine) 和智能引擎(Intelligent Engine) 与领先的存储器和交互技术有...
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  • 本篇是利用 Python 和 PyTorch 处理面向对象的数据集系列博客的第 2 篇。 如需阅读第 1 篇:原始数据和数据集,请参阅此处。 我们在第 1 部分中已定义 MyDataset 类,现在,让我们来例化 MyD...
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  • Xilinx Zynq UltraScale+ FPGA的可编程逻辑组件拥有的FPGA资源比其他USRP产品多一倍,可提供高吞吐量的数字信号处理(DSP)和加固的IP内核,如板载软决策前向纠错(SD-FEC)和数字上变频...
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