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卿小小_9e6
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学生 中科驭数
北京 海淀 丨 设计开发工程师
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他的提问 2 他的回答 430 去回答
  • 回答了问题 2019-11-28 16:19

    Xilinx FPGA引脚格式如何将UCF转换成XDC

    Aye7
    学生
    01. 先说引脚分配的转换：UCF转XDC 事实上，此转换需要的是将ISE的引脚分配*.csv导出，然后在vivado里导入引脚分配*.csv。 具体步骤： ①ISE导出*.csv a. ISE工程，Tools -> PlanAhead -> Pre-Synt ...
  • 回答了问题 2019-11-28 09:35

    【高分奖励】FPGA硬件入门如何学习？

    云天2015
    硬件工程师
    声明一下：我个人已经不做FPGA硬件设计许久，很多设计思路还停留在N年前。 ------------------------------------------正经的分割线------------------------------------------- 00. 前提 具备数电和模电基础 ...
  • 回答了问题 2019-11-25 16:53

    quartus调用NCO卡住generate

    大狂风
    01. 首先确认计算机配置能否正常运行完整的NIOS工程。 之前做项目，跑好的工程在更换电脑后总是在中间进程卡死，无奈的很，只能换回原来的电脑。 02. 尝试清除cache文件，重新运行。 ...
  • 回答了问题 2019-11-25 09:34

    fpga 多配置的问题

    rinixian
    01. 什么FPGA？ Xilinx的FPGA支持SelectMap的动态重加载，可以满足你的功能要求。 02. 如果是FPGA不方便添加SelectMap接口，可以额外添加一组外设：一个单片机或者FPGA+一片FLASH。 设定N秒FPGA未加载 ...
  • 回答了问题 2019-11-21 16:23

    FPGA外接DDR3，引脚配置完成后，编译出现如下错误

    兰儿
    工程师
    //*********************************2018年的问题…… 虽然回答已晚，但是当做后来者的借鉴之处吧。 这个错误是代码问题。 错误指出“Could not place 1 dual-regional clock driver, which is within DDR3 SDRAM ...
  • 回答了问题 2019-11-21 15:32

    ZYNQ调用XDMA PCIE IP同时读写PS DDR，导致蓝屏问题。

    电子派学徒
    硬件工程师 南航
    //**********这个不算回答**********// 01. XDMA PCIE IP 和 PS DDR 是否支持同时进行XDMA读写？ a.DMA PCIE IP支持，需要上位机支持同时读写（但是绝大多数使用场景是读写分开）； b.PS DDR不支持，一般是 ...
  • 回答了问题 2019-11-21 13:32

    求助！！！在读双非研究生（通信），请教一下自学研究方向，从目前的就业形势来看。

    是刺猬呀
    研究生
    不管选择什么，不要和正常毕业冲突。多跟导师和学长沟通，看他们有什么好的建议。 首要建议公务员，研究生比本科考公务员有优势，先考虑家乡，再考虑官僚作风小的地方（之一是雄安）。 其次建议留校。 如果考虑就业 ...
  • 回答了问题 2019-11-15 21:50

    请问Quartusii软件中的波形仿真可以显示竞争与冒险吗？

    菜菜的FPGA选手
    wu
    问：为什么RST信号下降沿之后y1和y2的值均没有变化，而是在clk上升沿才有变化？ 答：always后面的敏感时间是clk的上升沿或rst的上升沿。言外之意，当rst下降沿到来且无clk上升沿时，y1/y2的值不会变化，保持静态；在 ...
  • 回答了问题 2019-11-15 11:23

    FPGA的移位寄存器

    wenxuanshao16
    学生
    流程图和功能要求发出来，是否需要仿真，会的话免费写。
  • 回答了问题 2019-11-7 16:02

    器件讨论

    zcy55303370
    工人 成都工业学院
    这个是全部零配件吗？ 感觉有点像BNC公头终端负载，做阻抗匹配用。 静待大神解答……
  • 回答了问题 2019-11-6 20:57

    IMPACT在烧录的时候提示检查电源连接

    Aye7
    学生
    IMPACT的警告影响程序正常烧录吗？不影响烧录程序的话可以忽略警告。 01.大多数情况是下载器/仿真器接触问题，常用的处理方式是在FPGA断电情况下重新插拔（USB线和电脑，USB线和仿真器，仿真器和杜邦线，杜邦线和JT ...
  • 回答了问题 2019-10-29 16:57

    为什么我的计数器不计数呢modelsim仿真

    fpgalover1
    学生
    你的代码没有问题，我复制后直接仿真可以正常运行。 问题出在你的观察窗口，你观察的是激励文件led1_vlg_tst.v的计数器cnt，它没有逻辑操作，也没有initial初始化，所以一直是x。你把逻辑代码led1.v里的端口添加到仿 ...
  • 回答了问题 2019-10-28 14:35

    新手求教，怎么用vio控制输入

    神奇艾尔斯
    学生
    01.首先解决语法问题。(*keep=“true”*)。 代码里true写成了ture;always块的代码里，IF大写是错误的； count的赋值使用了阻塞赋值“=”，应该改为非阻塞赋值“ ...
  • 回答了问题 2019-10-28 14:04

    rdsig<=1'd0;什么意思

    我爱妖妖
    无
    rdsig看起来像是“读信号”的意思（read_signal），名字有FPGA开发者自己定义。具体它在代码里什么功能，需要结合代码分析。
  • 回答了问题 2019-10-28 13:56

    新手求教，怎么用vio控制输入

    神奇艾尔斯
    学生
    01.首先解决语法问题。(*keep=“true”*)。 代码里true写成了ture;always块的代码里，IF大写是错误的； count的赋值使用了阻塞赋值“=”，应该改为非阻塞赋值“ true (*keep="true"*) reg [9:0] data_vio ;//set fr ...
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