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C29F_xilinx_inc

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Xilinx FPGA平台DDR3设计保姆式教程(五)
2022-2-26 17:30

选中IP核，右键“OPEN IP in Example Design”，我这里是灰色的，那是因为我已经打开过了。...

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Xilinx FPGA平台DDR3设计保姆式教程(六)
2022-2-26 17:34

为了更方便的对DDR读写，我们对DDR再次封装成可复用的读写模块。...

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通过libusb实现PC和ZYNQ之间的USB通信
2022-2-19 19:23

libusb是一个免费的跨平台USB库，本文在windows平台下使用libusb库开发上位机程序与ZYNQ的USB接口进行数据收发测试。libusb可以支持WinUSB驱动，因此为ZYNQ的USB接口设备安装WinUS...

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Vivado中如何做set_input_delay约束
2022-2-19 19:32

在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。...

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Xilinx平台Aurora IP介绍(一)Aurora基础知识
2022-2-19 18:21

Aurora 是一个用于在点对点串行链路间移动数据的可扩展轻量级链路层协议。这为物理层提供透明接口，让专有协议或业界标准协议上层能方便地使用高速收发器。虽然使用的逻辑资源非常少，但 Aurora 能提供低延迟高带宽和高度...

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FPGA调试中常用的TCL语法简介
2022-2-19 19:44

使用Jtag Master调试FPGA程序时用到tcl语言，通过编写tcl脚本，可以实现对FPGA的读写，为调试FPGA程序带来极大的便利，下面对FPGA调试过程中常用的tcl语法进行介绍，并通过tcl读FIFO的例子，...

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Xilinx平台Aurora IP介绍(二)时钟与复位
2022-2-19 18:30

对于我们使用Xilinx或其他的成熟IP而言，IP相当于一个黑匣子，内部实现的逻辑功能我们知道，但是控制不了，只能默认OK;一般而言，成熟IP都是经过反复验证和使用，确实没有什么问题。所以，IP能不能用，首先要做的就是确...

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基于ZYNQ的multiBoot测试说明
2022-2-16 16:21

基于ZYNQ的multiBoot测试...

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Xilinx平台Aurora IP介绍(三)Aurora配置及接口
2022-2-19 18:52

开门见山的说，跟DDR/PCIE/GTX这种复杂的IP相比，Aurora配置那是相当的简单。走着。...

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Vitis软核固化代码流程说明
2022-2-16 16:21

在搭建完Block Design以及硬件代码后，生成bit；bit文件生成成功后，点击Export Hardware，导出xsa文件：（xsa做连接使用）...

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如何理解FPGA设计中的打拍(寄存)和亚稳态
2022-2-26 18:43

可能很多FPGA初学者在刚开始学习FPGA设计的时候(当然也包括我自己)，经常听到类似于”这个信号需要打一拍、打两拍(寄存)，以防止亚稳态问题的产生“这种话，但是对这个打拍和亚稳态问题还是一知半解，接下来结合一些资料谈下...

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Xilinx平台Aurora IP介绍(四)Example Design介绍
2022-2-19 19:13

多看一些example design之后，你就会发现都是熟悉的配方。...

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AXI4-FULL总线多通道数据传输，合并生成一组数据的讨论
2022-2-16 16:21

对于AXI4-FULL总线时，握手信号共有5路，包括写地址，写数据，写应答，读地址，读数据。当主机burst写时，每发起一次猝发交易，需要有一笔应答对应。...

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如何简单快速地计算FIFO的最小深度
2022-2-26 17:41

FIFO最常被用来解决写、读不匹配的问题(时钟、位宽)，总结下来，其实FIFO最大的作用就是缓冲。既然是缓冲，那么就要知道这个缓存的空间到底需要多大。接下来的讨论，都建立在满足一次FIFO突发传输的基础上。连续无止境的突...

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Xilinx FPGA平台GTX简易使用教程(一)
2022-3-1 17:17

xilinx的7系列FPGA根据不同的器件类型，集成了GTP、GTX、GTH、GTZ四种串行高速收发器，可以支持多种协议如PCI Express，SATA，JESD204B等。...

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