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Xilinx Vitis 2020.1里面MicroBlaze软核的sleep函数卡死的问题
2022-2-16 16:21

在Vitis里面创建了一个LwIP工程，调试的时候发现，在BRAM里面运行正常，但如果改到DDR3内存里面运行，启动时就会卡死在sleep函数上。于是建立了一个Hello World工程来检查，代码如下：...

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如何利用张量提升内存使用效率
2022-2-19 17:26

在数据处理中，对原始数据进行重塑或重新排序并创建多个副本是很常见的行为。无论执行任何新步骤，都会创建新副本。随着程序的增大，占用的内存也会增大，我几乎从未考虑过这个问题，直到遇到了“内存不足”错误。...

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基于Vitis HLS的加速图像处理
2022-2-16 16:21

Vitis Vision库是OpenCV和Vision功能的加速库，可在Vitis环境中使用，这些库的L1目录是示例设计。为了适应各种用户环境，从2020.1版本开始，Xilinx不再使用Vivado / Vitis工具...

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Vitis下Zynq硬件平台的测试
2022-2-16 16:21

在Zynq开发时，在Vivado中新建Zynq硬件平台，加入DMA、AXI接口模块，在进行构建软件系统之前，通常需要对硬件平台进行验证，检测模块新建过程中是否存在问题。下面对这一过程进行简单介绍。...

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eFUSE AES密钥验证步骤详解
2022-2-26 18:09

eFUSE 具备一次性可编程特性，即只要使用特定密钥将“熔丝 (FUSE)”熔断，就无法再使用任何其他密钥对其进行编程。...

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Xilinx Vitis 2020.1运行C程序时提示找不到microblaze_0
2022-2-16 16:21

Xilinx Vitis 2020.1里面运行C程序时提示找不到microblaze_0...

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关于Vivado综合设置使用总结
2022-2-19 17:20

当选择为none，综合器优化的最少，当选择为full时，综合器优化的最多，选择rebuilt时，工具自动选择一个折中的方案，对当前工程做优化。如果在rebuilt的选项不希望一些信号被优化，则可以调用原语进行约束。...

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Vivado 设计输入纪事—RTL 设计输入
2022-2-16 16:21

这些实践旨在为用户提供快速入门指导，帮助其简要了解工具流程原理。我们选择了一项非常简单的设计，便于读者理解流程中的不同步骤。...

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Xilinx FPGA里面的AXI DMA IP核的简单用法
2022-2-16 16:21

本文以浮点数Floating-point IP核将定点数转换为浮点数为例，详细讲解AXI DMA IP核的使用方法。...

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Vivado中如何做set_input_delay约束
2022-2-16 16:21

在STA中，要分析上游器件和FPGA之间的时序关系就得指定input delay。...

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FPGA中的有符号数乘法说明
2022-2-16 16:21

FPGA中乘法器是很稀缺的资源，但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP，UltraScale中是27x18，我们可以通过调IP Core的方式或者原语的方式来进行乘法操作。在里面可以...

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使用Jtag Master来调试FPGA程序
2022-2-16 16:21

对FPGA进行上板调试时，使用最多的是SignalTap，但SignalTap主要用来抓取信号时序，当需要发送信号到FPGA时，Jtag Master可以发挥很好的作用，可以通过Jtag Master对FPGA进行读写测...

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Xilinx System Generator for DSP纪事—RTL设计的生成
2022-2-16 16:21

本篇博文是面向希望学习 Xilinx System Generator for DSP 入门知识的新手的系列博文第一讲。其中提供了有关执行下列操作的分步操作方法指南。...

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Xilinx Vivado创建MicroBlaze工程运行Hello World C语言程序
2022-2-16 16:21

添加了DDR3内存以后，程序既可以运行在BRAM里面，也可以运行在DDR3内存里面。但如果运行在DDR3内存里面，固化起来会比较麻烦，需要借助SREC SPI Bootloader。...

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进入IP Core的时钟，都不需要再手动添加约束吗
2022-2-16 16:21

对于7系列FPGA，需要对GT的这两个时钟手工约束：对于UltraScale FPGA，只需对GT的输入时钟约束即可，Vivado会自动对这两个时钟约束。...

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