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数字IC工程师合肥杰发科技

安徽省合肥市丨设计开发工程

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回答了问题 2025-8-2 10:52

1

SPI通信可不可以不使用中断？

wufan931111
普通员工深圳市华强电子网络交易有限公司

"可以直接CPU轮询状态寄存器，或者用DMA搬运"
关注了版块 2025-8-2 10:50

单片机/MCU论坛
223777 人关注
关注了版块 2025-8-2 10:47

FPGA|CPLD|ASIC论坛
78309 人关注
发布了问题 2019-10-15 11:12

4

FPGA 高速信号

叫我阿gu就好
数字IC工程师合肥杰发科技

假设现在FPGA内部有两个高速信号完全相同，有一个很小的相位差，该如何获得一个如c信号（拓宽也行）的输出信号？直接相与或者其他逻辑操作是不是lut无法满足这么高的精度，如果不行，有其他什么办法吗？ ...

来源：FPGA|CPLD|ASIC论坛标签： FPGA
发布了问题 2019-5-13 10:57

1

关于与逻辑门

叫我阿gu就好
数字IC工程师合肥杰发科技

我用fpga生成的两路分辨率很高的脉冲，想在fpga外进行逻辑与。对与门参数有什么要求吗。比如上升沿下降沿的识别能力或者带宽等等

来源：FPGA|CPLD|ASIC论坛标签：逻辑门
发布了问题 2019-3-21 15:42

2

ISE中的net load delay是什么意思

叫我阿gu就好
数字IC工程师合肥杰发科技

这个net load delay 是什么意思。人为可以控制吗

来源：FPGA|CPLD|ASIC论坛标签： ISE Xilinx
发布了问题 2019-1-16 17:07

2

vivado2017.3为什么网上找不到安装包

叫我阿gu就好
数字IC工程师合肥杰发科技

vivado2017.3这个版本有什么问题吗？为什么网上找不到安装包。

来源：FPGA|CPLD|ASIC论坛标签： HLS Vivado
发布了问题 2019-1-4 09:44

3

基于FPGA的TDC设计，求具体的设计实例参考

叫我阿gu就好
数字IC工程师合肥杰发科技

请教一下有没有用延迟链做过时间数字转换器的。求一份具体的设计实例用作参考

来源：FPGA|CPLD|ASIC论坛标签：转换器 TDC
发布了问题 2018-11-12 19:46

1

修改VIVADO ip核

叫我阿gu就好
数字IC工程师合肥杰发科技

请问我修改完MIG IP核以后，该如何进行更新呢？捣鼓了半天，要么更新为源代码，要么就是提示我自己添加的端口不存在

来源：FPGA|CPLD|ASIC论坛标签： HLS IP核
发布了问题 2018-5-28 14:27

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用A7板子进行DDR3读写，自己用verilog写了一个计数器作为输入，请问读到1456的时候开始重复，jtag也不能用是什么原因？

叫我阿gu就好
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本帖最后由一只耳朵怪于 2018-5-28 15:28 编辑用A7板子进行DDR3读写，自己用verilog写了一个计数器作为输入。最后下板，读出数据到PC。前面都正确，读到1456的时候开始重复。jtag也不能用，不知道是哪的问题 ...

来源：FPGA|CPLD|ASIC论坛标签： FPGA 图像车牌定位 Verilog
发布了问题 2018-5-28 11:28

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用vivado 综合实现完以后，wns和tns都负的过大。有没有具体的方法找到问题然后修改？

叫我阿gu就好
数字IC工程师合肥杰发科技

用vivado 综合实现完以后，wns和tns都负的过大。有没有具体的方法找到问题然后修改（网上查的都好概括，不止如何修改。）

来源：FPGA|CPLD|ASIC论坛标签： ARM Cortex Vivado
发布了问题 2018-1-29 13:36

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请问大神们，把Verilog代码从SDRAM移植到DDR3上要注意些什么？如何着手？

叫我阿gu就好
数字IC工程师合肥杰发科技

本帖最后由叫我阿gu就好于 2018-12-8 11:09 编辑 sdram~ddr3

来源：FPGA|CPLD|ASIC论坛标签：制导 Verilog 航空开发 SDRAM

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