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李淑嘉

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他的提问 59 他的回答 236 去回答

回答了问题 2019-2-26 10:00

请问AD9912怎么实现150-400MHz输出

nmsaknd

1. AD9912 CMOS输出可以悬空。HSTL差分输出可以用Balun变为单端信号。 2. 这里是说CMOS输出的频率范围最高到150MHz，高于150MHz, 需要改用HSTL输出。
回答了问题 2019-2-21 10:55

请问AD9954的IO_UPDATE怎么控制？

60user124

需要注意：1# The I/O UPDATE signal is edge detected to generate a single rising edge clock signal that drives the register bank flops. The I/O UPDATE signal has no constraints on duty cycle. The minim ...
回答了问题 2019-1-4 14:08

请问ad9910 RAM模式能否实现像单频模式差分后产生正负电压信号？

uvysdfydad

从波形上看，你需要的还是单音信号，但是调幅会引入新的频率分量，就调幅是对一个载波信号的幅度调制，改变的是其包络。
回答了问题 2019-1-2 15:51

请问设计雷达时定时模块是使用一个晶振的来分配时钟吗

muuwfwr

一般来讲雷达里面对频率精度的要求很高，通常用稳定度很高的OCXO+PLL+DDS来完成时钟部分电路，请问您能详细描述一下您的设计要求么？
回答了问题 2019-1-2 12:31

AD9914跳频时保持零相位配置方法是什么

yx19911127

可以通过自动清零累加器的方法：CFR.bit13=1。 From: wangrui6268 Sent: Thursday, May 05, 2016 2:34 AM To: Zhao, Yiming Subject: AD9914跳频时保持零相位配置方法 - 中文技术支持 AD9914跳频 ...
回答了问题 2019-1-2 12:05

AD9914跳频时保持零相位配置方法是什么

yx19911127

DDS的特点是改变频率时输出的相位连续，这样没有频谱扩散。若强行复位相位累加器，那么输出的频率信号中会产生相位突变，请问您为何这样做呢？
回答了问题 2018-12-29 14:30

为什么FTW会影响AD9957的锁定？

chm5

请发出你的PDF格式原理图以及所有寄存器配置。
回答了问题 2018-12-29 10:39

请问AD9516或AD9518时钟输出延迟是固定的还是每次上电都不同

uiuisky

你想要的这个功能是固定延迟。有几个因素需要考虑：#1）参考分频比是否大于1，如为2，那么2分频后就会存在相位模糊0度和180读，若分频率为R，可能的相位就有R个。#2）输出的频率可以通过SYNC命令同步起来，即让输出 ...
回答了问题 2018-12-29 10:37

AD9833用更新频率值时有一段时间没有输出

12恒12

DDS的特点就是改变频率时相位是连续的，AD9833里面有一段话也说明了这一点：The input to the phase accumulator can be selected either from the FREQ0 register or FREQ1 register, and is controlled by the FSE ...
回答了问题 2018-12-28 11:24

AD9910在DRG扫频模式下输出信号幅值变化问题

梦中的花不凋零

请问你的测试输出波形测试点是在AD9910的Iout端还是经过了抗混叠滤波器，若是经过了抗混叠滤波器，能否先用频谱仪或者网络分析以查看一下其幅频响应？ ...
回答了问题 2018-12-27 11:37

AD9516-4使用pll没锁住

qwer37

参考在status上的信号请用示波器观测，也可以尝试以下差分输入方式。最简单的检测方法，是否可以在Status引脚上看到High 或者LOW 当编程为VDD, 或者GND时。 ...
回答了问题 2018-12-27 10:03

AD9910 PLL输出杂散

fojewfdoewif

1. AD9910参考输入的幅度大小50mV-1000mV （单端），差分为单端的2倍。 2. 请问你在做这个测试的时候是信号源，信号源不使能，意味着AD9910的PLL无法正常锁定，所以频率不对。 AD9910的PLL配置成功的前提是参考必须 ...
回答了问题 2018-12-27 09:55

AD9851达不到手册给出的SFDR

cauzhxj

建议您先检查以下两点：1） 30MHz系统时钟参考的频谱，Freq 从0 观测到180MHz. 2) 禁止PLL，配置输出1MHz，观测0~10MHz的频谱。实验完成后，请把结果发出来。 ...
回答了问题 2018-12-25 11:47

AD9912输出有杂散

60user167

"参考输入为245.76MHz/0dBm，输出61.44MHz附近给锁相环做参考，可是输出一直有杂散", 这里你的参考信号的频谱和相噪噪声图能否给出？输出的61.44MHz的频谱图或者相噪图能否给出？你同事的系统时钟是1GHz，意味着没有 ...
回答了问题 2018-12-24 15:09

AD9777输出频谱问题

客来看我可怜我看

AD9777内部的PLL设置是35MHz*8=280MHz=DAC Rate，你所看的到其他不期望的频率都是下面几个频率的混频产物：280MHz，280MHz/2, 280MHz/4, 10MHz. DAC的时钟通常由时钟芯片供给，而不是从FPGA给，可以尝试用频谱仪查看 ...

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