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fdms11
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他的提问 0 他的回答 2 去回答
  • 回答了问题 2016-3-22 19:33

    问一下关于pll的问题

    XX学生的师傅
    南京航空航天大学
    我个人的观点哦：PLL内部应该有倍频和分频以及锁相环的模块；如其倍频最大的比例为M，分频最大为N，故PLL输出的最高时钟为M*fin，最低为fin/N； 所以我觉得会不会是你的PLL分频的倍数超出了你使用的IP核的限制了 其 ...
  • 回答了问题 2016-3-22 16:17

    quartus 2和modlesim的联合仿真

    zjg
    研究生 华中科技大学
    是不是你取得名字刚好是VHDL中的关键字了，你改一下，如ads_8bit
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