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alasga

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上海微波设备研究所

上海市丨设计开发工程

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他的提问 1 他的回答 38 去回答

回答了问题 2016-8-8 22:39

verilog代码错，请大家帮忙看一看

cramile
哈工大威海

casex(i),就是不管i取值为什么，1,0，或者不定态，后面的赋值语句都会执行，但是你又在后面加一个“1‘b0"的分支是几个意思？？
回答了问题 2016-8-6 17:21

状态机不稳定的问题。

lzzno1
芯片设计师北京交通大学

状态机的输入条件时序没有给出，很难去判断为何会状态异常，大多情况都是出现了你没有列出转移条件，从而导致的异常，就你列出的代码而言，个人感觉有两个问题，你可以作为参考： 1、NRST为低时，CS ...
回答了问题 2016-5-30 20:58

利用FPGA找寻极大值点

athu
hust

always@(posedge clk or negedge rst_n) begin if(!rst_n) rlt_datadata_in) rlt_data
回答了问题 2016-5-23 21:06

请教问题几行代码如何实现分频的

何林
学生山东大学（威海）

举个例子，如果N=10，那么复位信号（rst_n)有效时，count=9,然后，每个时钟周期上升沿时，count值自动减1，一次为8,7,6，5,4,3,2,1,0，当count5（5~9)时为0，反之，在0~4时为1，即生成一个占空比为1:1的10分频时钟， ...
回答了问题 2016-5-23 20:52

请问这个电路是几分频？输入是10ns，输出是多少？急！

悄悄xixi

一级是1/2，所以8级是1/2^8=1/256，输出周期为10（ns)*256=2560ns(390Khz左右）
回答了问题 2016-5-23 20:39

仿真时出现这样的错误

卟李
研究生河南理工大学

意思就是仿真工具没有找到“ram_16x32_sr”这个文件，你看看文件路径什么的都对不对？
回答了问题 2016-1-7 21:53

QUARTUS仿真问题新手求解答

黄月明
电子设计工程师丹东东方测控技术股份有限公司

单单从“错误提示信息”来看，属于仿真程序找不到“仿真文件”路径，如果文件路径正确，那么根据你说的情况里可能，应该属于“破解”问题吧，考虑重新破解，或者更换lisence ...
回答了问题 2016-1-6 20:08

QUARTUS仿真问题新手求解答

黄月明
电子设计工程师丹东东方测控技术股份有限公司

你使用的什么仿真软件？modsim还是quartus2自带的波形仿真?如果是modsim的话，所有的文件都必须是.v（verilog)格式，qpf格式的是不能参与仿真的。

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