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djytd150918
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他的提问 1 他的回答 3 去回答
  • 回答了问题 2015-10-16 16:34

    PLL时钟进行时序约束后的相位问题

    372484
    372484 372484
    你生成pll的时候设置了他们的相位关系吧，你看其他跟源时钟没有延迟的Rise都是0.00ns，才能跟源时钟的相位对齐，现在你这两个时钟的Rise不是0.00ns，所以肯定相对于源时钟有相位变化。你重新生成一次，生成的时候， ...
  • 回答了问题 2015-10-16 16:23

    Vivado 跟ISE用那个，初学者，小白，求解答

    shang0209
    master 河南公司
    vivado上一代开发工具是ISE/14.7版本，ISE工具已经停止更新了。vivado更好用。
  • 回答了问题 2015-10-16 16:20

    Vivado 跟ISE用那个，初学者，小白，求解答

    shang0209
    master 河南公司
    ISE是xilinx公司V6以前的FPGA芯片用的开发工具，vivado是V7后的开发工具，我现在用的就是v6芯片，用的也是ISE，如果使用v7-2000T的话，用vivado，你可以上官网看看哪些芯片支持哪些工具。 ...
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