关于XILINX多片DDR2的硬件设计和MIG

本帖最后由 elecfans跑堂于 2015-9-14 09:21 编辑

最近在做FPGA板子用了两片16位的FPGA，在MIG中发现ODT 和CK CS等信号需要分别连接到FPGA。如下图，是我在MIG中设置的问题吗？还是xilinx DDR2 MIG就要求这么做？

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2015-9-24 18:10:41

设置的问题

2015-9-25 15:27:36

引用: 913688247 发表于 2015-9-24 18:10
设置的问题

我看了一些官方的设计也是需要分别连接的

2015-9-27 12:16:13

cs应该可以直接拉死的，在设置里头有的，ck和odt好像是现在做了约束了，core gen必须要检查到管脚约束才能进行下一步。

2015-10-14 16:43:56

感谢楼主分享！！！！！！！！

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