fpga测试遇到的问题

当我使用mrcc作为时钟输出时，最终的结果正常，不过我用srcc作为输出时钟的时候结果就不太理想，然后他俩都用600m的差分时钟，这时候mrcc的一路可以正常输出，不过srcc的一路还是不行，有没有什么办法可以让这路srcc跟mrcc效果一样

这是我的两路差分时钟在电路图中的配置，tx1通道可以正常，tx0就不行