adc08200和FIFO SN74V273对接遇到的疑问求解

  1. 你为什么要加个FIFO而不直接进FPGA, 实际你ADC跑多快? 其实下降沿也在数据中间,一般FPGA里面也可以做FIFO且时序可调. 数据来之前总线上应该是不确定状态.
2.CDCE925的Y4和Y5是不同分频器出来的,不能保证完全同相位.

最初的输出是乱数，对你没有意义的。系统一启动，你的程序还没有下载结束时，ADC的前几个数据就已经发出了，对你没有影响的

针对您的问题，我将逐一解答：

1. 关于FIFO和ADC08200的时钟问题：
   FIFO SN74V273确实是在CLK的上升沿读取数据并存储。而ADC08200的时序图显示，在下降沿读取数据比较可靠稳定。为了使两者兼容，您可以考虑给FIFO的时钟加一个NOT门（反相器）来实现时钟的反相。这样，FIFO将在CLK的下降沿读取数据，与ADC08200的时钟相匹配。

2. 关于ADC08200的流水线结构和输出状态：
   由于ADC08200的流水线结构会有6个时钟延迟，上电后第一个时钟或前六个时钟过来的时候，ADC08200输出的状态可能是不确定的。在这段时间内，输出可能是高阻态或全0。为了避免这种情况，您可以在ADC08200的输出端添加一个触发器（例如D触发器），以确保在前六个时钟周期内输出稳定。

3. 关于CDCE925的PLL输出Y4和Y5：
   CDCE925是一款可配置的时钟和数据恢复PLL。根据您的配置，Y4和Y5的相位关系可能会有所不同。在某些配置下，Y4和Y5可能是同相位的，而在其他配置下，它们可能是反相的。您需要根据实际应用需求和CDCE925的数据手册来确定Y4和Y5的相位关系。

希望以上解答能帮助您解决问题。如有其他疑问，请随时提问。