使用DAC3482 fifo同步失败的原因？怎么处理？

 1. FRAME使用DATACLK的16分频可能有问题，手册45页图51，FRAME需要领先DATACLK一段时间，同时FRAME和DATA是边沿对齐的，你检查一下。
2. 所以现在FIFO写指针的同步源是FRAME，读指针是OSTR，PLL的同步源是SYNC？FRAME和OSTR来自不同的时钟域，FIFO还是有可能乱掉。两个办法，一是把读指针也用FRAME做同步源，反正你也不做多片DAC的输出同步，OSTR也就无所谓了；或者是用SIF_SYNC，给一个异步的同步信号强制同步一下FIFO读写指针，或许也有帮助。
3. FIFO offset和LVDS data/clk delay可能需要调一下。
4. DAC3482的产品文件夹里有应用手册啊，里面讲得很全，你去官网下载“DAC348x Device Configuration and Synchronization“

多片同步的话，OSTR和DACCLK应该从时钟芯片产生，走等长线送到各个DAC。我觉得你还是先调通一版单同步源的，再去尝试多同步源。
你从FPGA送一组数据过来，比如送个单音信号。DAC FIFO的读写指针先同时用FRAME同步，然后看输出频谱是否混乱。如果频谱干净，单FIFO出错，那么就去调LVDS delay和FIFO offset。如果频谱混乱，把Alarm寄存器回读一下，看看有哪些位报警了。

不要使用内部PLL，FIFO读写指针的同步源要从外面给。通常的作法，是无视PLL，以及无视PLL产生的各种信号。FIFO的写指针用FRAME，读指针用FRAME或OSTR，不需要多芯片同步就用FRAME，需要多芯片同步就用OSTR。

PLL模式下，DACCLK作为PLL的参考时钟。按照手册图56的PLL框图所示，PLL输出的DAC时钟=REFCLK*M/N，现在REFCLK=62.5M，M=16，N=1，则PLL产生的DACCLK=1000M，预分频=7，则VCO=7GHz。但是手册图57所示，VCO的范围是3.3G到4G，你的设置明显错了，预分频应该设置为4才对。