TI论坛
登录
直播中
张伟
7年用户
1663经验值
私信
关注
[问答]
ADC08500 ADC最高采样率是500MHZ,请问差分时钟管脚CLK+/CLK-输入时钟是否可以大于500MHZ?
开启该帖子的消息推送
采样率
adc
你好!请教一个技术问题,ADC08500 ADC最高采样率是500MHZ,请问差分时钟管脚CLK+/CLK-输入时钟是否可以大于500MHZ,如果时钟大于500Mhz,ADC的采用率是否还是500Mhz,还是有其他的设置方法?
回帖
(1)
胡书琴
5 天前
当然可以大于500MH了。
采样率是和输入时钟对应的。
当然可以大于500MH了。
采样率是和输入时钟对应的。
举报
更多回帖
rotate(-90deg);
回复
相关问答
采样率
adc
请问
有什么办法
可以
使Spartan 6 PLL
500MHz
时钟
供内部使用?
2019-07-19
937
请教关于高速
ADC
的可用
采样率
下限问题
2018-07-30
2997
AD9515的
CLK
与CLKB这两个引脚接
差
分时钟
时哪个接
CLK+
,哪个接
CLK-
?
2023-12-12
284
输入时钟
和
采样率
之间有什么关系?
2020-06-17
4684
请问
关于高速
ADC
时间交替
采样
时钟
同步问题
2018-07-24
3009
如何产生
500MHz
的
时钟
信号?
2011-10-23
2705
请问
AD8283的
ADC
时钟
输入
为什么影响芯片消耗的电流?
2019-02-14
2239
请问
FPGA 中PLL
时钟
的问题
2017-01-03
8781
怎么将Virtex-6 FPGA连接到具有串行LVDS接口的
ADC
?
2020-06-17
1106
请问
AD9361的DATA_
CLK
和
ADC
COLCK RATE的关系是什么?
2018-10-16
5226
发帖
登录/注册
20万+
工程师都在用,
免费
PCB检查工具
无需安装、支持浏览器和手机在线查看、实时共享
查看
点击登录
登录更多精彩功能!
首页
论坛版块
小组
免费开发板试用
ebook
直播
搜索
登录
×
20
完善资料,
赚取积分