ADC12DJ3200 link建立标志assert，PLLalarm一直拉高是为什么？

208寄存器读出0110_1100,bit6=1,说明link已经建立，并且PLL也已经locked。
2C1寄存器又读出PLL 失锁报警，您是使用的EVM板还是自己的板子？时钟是怎么提供的？建议采用GUI来对clock模块进行配置。

SYSREF 有没有进行校正？我怀疑是SYSREF和CLK之间skew问题导致。
按照7.3.6.3.2 Automatic SYSREF Calibration部分的介绍，最后SYSREF校正之后的上升沿和CLK的下降沿对齐。 可以参考Figure66的SYSREF的校准时序。

  可以用示波器测量按照FIgure 66测试一下CLK 和SYSREF的时序。
因为208显示PLL lock，而2C1显示PLL 未锁存报警，所以我的建议是测量一下时序。或者直接将PLL 报警mask之后，再读取2C1寄存器呢？
目前器件能正常工作吗？ 

关于有效位有点儿低的问题，请参考Figure 32-37，在25度常温下和在每个温度下进行FG校准后得到的有效位的波形。
对于芯片的die温度，建议是每变化15度做一次FG校正。