从ADC12DJ3200转到ADC12DJ5200，收到的数据点会出现周期性错误，为什么？

• 您好，我们前段时间调试ADC12DJ3200已经调试完成，现在开始调试ADC12DJ5200芯片，其余的配套芯片、电路完全一致，
  
  首先，我们使用单通道10G采样，设置如下：
  ADC12DJ5200使用JMODE1模式，K=4.
  JESD_CORE_CLK=250MHZ
  refclk=250MHZ
  ADC_SYSREF_CLK = FPGA_SYSREF_CLK=31.25MHZ
  使用Transport Layer test mode，发现收到的数据点会出现周期性错误，如图是ILA截取的数据，红色标记点是出错的数据点。
  
  
  接着，我们尝试9.8G采样，设置如下：
  ADC12DJ5200使用JMODE1模式，K=4.
  JESD_CORE_CLK=245MHZ
  refclk=245MHZ
  ADC_SYSREF_CLK = FPGA_SYSREF_CLK=30.625MHZ
  使用Transport Layer test mode，同样发现收到的数据点会出现周期性错误，但是出错点和10G采样的时候不同，如图是ILA截取的数据，红色标记点是出错的数据点。
  
  
  
  接着我们使用8G采样，设置如下：
  ADC12DJ5200使用JMODE1模式，K=4.
  JESD_CORE_CLK=200MHZ
  refclk=200MHZ
  ADC_SYSREF_CLK = FPGA_SYSREF_CLK=25MHZ
  该模式下运行正常，
  请问可能是什么原因？
  

从ADC12DJ3200转到ADC12DJ5200时，收到的数据点出现周期性错误的原因可能有以下几点：

1. 时钟同步问题：在更换ADC芯片时，可能存在时钟同步问题。确保ADC12DJ5200的时钟信号与FPGA的时钟信号同步，以避免数据采样误差。

2. 配置参数不一致：虽然您提到其余配套芯片和电路完全一致，但在更换ADC芯片时，可能需要重新配置一些参数。请检查ADC12DJ5200的配置参数是否与ADC12DJ3200一致，包括JESD_CORE_CLK、refclk、ADC_SYSREF_CLK等。

3. 信号完整性问题：更换ADC芯片可能会导致信号完整性问题。请检查ADC12DJ5200的信号完整性，包括阻抗匹配、信号路径长度等，以确保信号在传输过程中不会受到干扰。

4. 电源问题：更换ADC芯片可能会导致电源问题。请检查ADC12DJ5200的电源供应是否稳定，以及电源噪声是否在可接受范围内。

5. FPGA代码问题：更换ADC芯片可能需要修改FPGA代码。请检查FPGA代码是否正确处理了ADC12DJ5200的数据格式和时序要求。

为了解决这个问题，您可以尝试以下步骤：

1. 重新检查ADC12DJ5200的配置参数，确保与ADC12DJ3200一致。

2. 检查信号完整性，包括阻抗匹配、信号路径长度等。

3. 检查电源供应和电源噪声。

4. 修改FPGA代码，以正确处理ADC12DJ5200的数据格式和时序要求。

5. 如果问题仍然存在，可以尝试使用其他测试模式或降低采样率，以进一步排查问题。

希望这些建议能帮助您解决问题。如果问题仍然存在，请提供更多详细信息，以便我们为您提供更具体的建议。