FPGA|CPLD|ASIC论坛

李桂兰

7年用户 1447经验值

私信关注

[问答]

怎么给FPGA的I/O引脚初始状态默认设为低电平？

实验中发现在如果在初始是不给FPGA的IO引脚执行操作，默认的输出时高电平，怎么回事呢？想设成是低电平，该怎么办？

回帖（1）

杜喜喜

2023-4-23 14:49:35

ISE/Quartus工程中将所有管脚约束成下拉。另外一般有个硬件的strap管脚，比如Xilinx的PUDC_B，会在加载时控制IO的状态，注意下。

举报

更多回帖

1

相关问答

FPGA开发板高电平

×

20

完善资料，
赚取积分