前言
前面按照文档进行了相应的开发环境与接口相关的体验与测试，这一篇开始进行实战。
过程准备代码git clone
https://gitee.com/liangkangnan/tinyriscv.gitcd .tinyriscv
checkout v2.4版本
git checkout 4b5904d
创建工程新建文件夹risc-v
创建子目录prj
将tinyriscv下的rtl，sim，tb文件夹复制到risc-v目录下。
添加文件按照如下依次添加rtl下的4个文件夹
提示错误
Could not resolve hierarchical name u_regs
不能试用层次命名,修改方法暂时不确定后面再看怎么改，先临时改为
//over <= ~u_tinyriscv.u_regs.regs[26]; // when = 1, run over
//succ <= ~u_tinyriscv.u_regs.regs[27]; // when = 1, run succ, otherwise fail
over <= 1'b0;
succ <= 1'b0;
编译右键点击compile->run
编译结果如下
仿真添加仿真文件
编译仿真库Tools->Compile Simulation Libraries
仿真修改仿真文件
以下包含路径
`include "../rtl/core/defines.v"
修改如下路径
// read mem data
initial begin
$readmemh ("D://BOARD/DFPGL22G/1_Verilog/risc-v/sim/inst.data
", tinyriscv_soc_top_0.u_rom._rom);
end
右键点击仿真文件->Run Behavior Simulation
仿真查看波形
总结本篇完成了工程创建与仿真准备,后面继续进行约束烧录到FPGA进行测试。
